AMDが巨大なGPUを構築するためのチップレット設計の特許を取得

AMDは、Ryzen 3000シリーズのCPUにZen 2を導入したことで、チップレットベースのCPU設計を採用するようになり、チップメーカーは1つのCPUに多くのコアを詰め込むことができるようになりました。今、新しい特許が、AMDがGPUで同じことをしたいと考えていることを明らかにしているようです（via ComputerBase）。

パフォーマンスの壁を突破

一見すると、この動きは確かに理にかなっています。ダイサイズを大きくすると、シリコンの欠陥が原因で歩留まりが大幅に低下し、コストのかかる損失が発生して価格に影響を与える傾向があります。また、半導体製造装置にはレチクルサイズの制限があり、これを超えると、本質的に大きなGPUを作ることができないという壁ができてしまいます。プロセスノードの状態（TSMCは現在7nm）と相まって、工場がこれ以上製造できない性能の上限があります。

しかし、大きなシリコンダイを複数の小さなダイに分割することで、これらの問題点を解決することができます。しかし、物事はこれほど単純ではなく、AMDの特許は、なぜこれがまだ行われていないのかを説明します。

要するに、GPUの計算ワークロードの並列化は、複数のチップレットにまたがることが難しいということです。CPUのワークロードは大規模で、互いに通信をあまり必要としない--これが、チップレットベースのCPUを比較的簡単に作れる理由です。

1つの大きなモノリシックGPUのように見えるようにする

しかし、GPU のワークロードは非常に小さいため、内部の通信ファブリックに多くのトラフィックオーバヘッドが発生します。これを解決するために、AMDのアプローチでは、高帯域幅インターコネクトを使用して、チップレット間の通信を容易にします。AMDはこのクロスリンクをHBXと呼んでいます。物理的なレベルでは、Zen 3 CPU のインターポーザーによく似ていますが、電気的なレベルでは、並列作業負荷を考慮してL3キャッシュの同期化に重点を置いて接続されています。

CPUを最初のGPUチップレットに接続し、1つのパッシブインターコネクトでL3キャッシュなどのチャネルをチップレット間で結びつけるような設計が提案されます。これは、CPUに関しては、小さなGPUの束ではなく、1つの大きなGPUと通信することを意味します。

小さいGPUと通信する単一のコントローラは、実行可能なソリューションではありません。並列ワークロードはあまりにも多くのトラフィックを発生させ、アクティブ・スイッチングはすぐに（レイテンシの）ボトルネックを発生させるか、あるいは大きすぎるコントローラを必要とします。そのため、AMDは、チップレットベースのGPUには、コントローラを介してアドレスを指定する小さなGPUの束ではなく、1つの大きなGPUのように見えるように、単純な電気パスを結びつける必要があると提案します。

このGPUモデルの優れた点は、既存のコーディング言語との互換性が維持されており、開発者の視点から見てもGPUモデルが変わらないことです。当然のことながら、新しいアーキテクチャを考慮してドライバでいくつかの調整が必要になるが、既存のソフトウェアは大きな変更なしに動作するはずです。

また、同特許では、チップレットベースのGPUのレイアウトは、4つのチップレットで形成する必要はないと説明しています。クライアントのニーズに応じて、他の構成、ダイサイズ、形状も歓迎され、五角形のダイもオプションとして用意されています。当然ながら、チップレット間の対称性が限界となるが、スケーラブルな設計でなければならなりません。

素晴らしい いつ発表されるの？

このような製品がすぐに発売されることを期待してはいけません。SLIと Crossfireは、複数のGPUを異なるカード間で連携させるのが面倒だからということで死んでしまいました。また、AMD が提案した高帯域幅のインターコネクトを使ってGPUのチップレットを近づけるという解決策でも、まだやるべきことはたくさんあります。

これが実際の製品になるとしたら、まず研究レベルの規模で、シングル・ワークステーションで高いGPUパワーを必要とするユーザー向けのスーパーコンピュータや科学目的のGPUを対象とすることになるでしょう。このようなおかしな量のGPU馬力は、追いつくためだけにHBMメモリに結合する必要があるでしょうから、しばらくの間はコンシューマ製品は除外されることになるでしょう。

そうは言っても、決して一般製品化にならない可能性も十分にあります。技術系企業は多くの特許を出願していますが、そのほとんどが使われることはありません。