IBM、Samsungが将来に向けたVTFET半導体設計を開発

IBMとSamsungは、垂直輸送ナノシート電界効果トランジスタ（略してVTFET）と呼ばれる新しい半導体製造設計アーキテクチャを発表しました。

新しい製造設計の原則により、トランジスタ密度をさらに向上させ、同じ消費電力でパフォーマンスを2倍にするか、同様のスケールのfinFETの代替品と比較して、同じ全体的なパフォーマンスでエネルギー効率を85％向上させることができます。

トランジスタ密度を改善することがますます困難な作業である理由の1つは、通常、トランジスタが水平方向にウェーハに配置および配置されることです。ここでの問題は、トランジスタコンポーネントが垂直に配置されている場合よりもチップ上ではるかに多くの表面積を占めることです。既存のプロセスでは、トランジスタ密度の増加は、スペーサー、ゲート、ワイヤピッチなどのこれらのコンポーネントのサイズを縮小することに重点が置かれています。ただし、これらの基本単位（トランジスタ間の絶縁要素も含む）はすべて、機能するトランジスタを配置するために必要な最小領域である接触ゲートピッチ（CGP）内に収まる必要があります。

VTFETはまさにそれを行います。これは、トランジスタを実際にウェーハに対して垂直に配置するトランジスタを設計する新しい方法であり、貴重なウェーハの床面積を占有する代わりに、Z軸上でスケーリングできるようにします。これにより、メーカーは機能的なトランジスタに必要なコンポーネントの数を減らすことができ（トランジスタ間の絶縁体を失う可能性があります）、これにより、それらを互いに近づけることができます。この配置では、現在使用されている一般的な水平方向の電流ではなく、自然に電流が垂直方向に流れます。水平スケーリングの制約から解放されます。研究者は、チップの電力および性能特性について、トランジスタコンポーネント（たとえば、スペーサー、接点、ゲートサイズ）を独立して最適化できるようになりました。

これらの追加のエンジニアリングオプションは、VTFETトランジスタの2倍のパフォーマンスまたは85％高い効率の大きな要素です。たとえば、TSMCは、7nmテクノロジーと5nmテクノロジーの間の移行によって、はるかに小さなメリットを実現しました。TSMCは、同じ電力で20％のパフォーマンスの向上、または40％の最大エネルギー効率の向上を挙げています。したがって、トランジスタのレイアウトを垂直方向に「単純に」再配置すると、ノードの変更よりも影響が大きくなる可能性があります。もちろん、VTFETトランジスタは、製造の進歩によりさらに小型化することもできます。

サブナノメートルのトランジスタのサイズと密度に至るまでに、業界がどの技術に定着するかはまだわかりません。VTFETまたはCASFET（量子コンピューティングの設計原理をトランジスタ設計にもたらした）または別の技術的解決策のいずれを介しても、確かなことが1つあります。それは、物理学でさえ私たちの技術進歩を妨げることはできないということです。

製造業者は、これまで以上に困難なトランジスタの小型化の問題に対する複数の解決策を用いて、ムーアの法則を何年にもわたって存続させることに苦労してきました。そのような例の1つとして、最終的にSuperFin設計を実現するまでのIntelの10nmノードの継続的な遅延が思い浮かびます。最大の半導体メーカーであるIntelでさえ、このような市場の激変への道に出くわしたという事実は、これらの製造の改善が成功のためにどれほど重要であるかを正確に示すのに十分です。