チップレット（チップレット）

チップレットとは何か：モノリシック設計からの脱却

チップレット（Chiplet）とは、一つの大きなダイ（半導体チップ）にすべての機能を盛り込むのではなく、機能ごとの小さなチップ（チップレット）を個別に製造し、それらを高度なパッケージング技術で結合して、一つのCPUやGPUとして動作させる設計手法のことです。

従来の設計手法は「モノリシック（Monolithic）」と呼ばれ、演算コア、メモリコントローラ、I/Oインターフェースなど、すべての回路を一枚のシリコンウェハー上に焼き付けていました。しかし、プロセッサの高性能化に伴い、チップの面積が拡大し、製造上の限界である「レティクル限界（露光装置が一度に描画できる最大面積、一般的に約858mm²）」に到達しつつあります。

また、チップ面積が大きくなればなるほど、製造過程で発生する微細な欠陥（欠損）が一つあるだけでチップ全体が不良品となるため、歩留まり（良品率）が劇的に低下し、製造コストが高騰するという経済的な問題もありました。チップレット技術は、これらの物理的・経済的限界を突破するための「解答」として、現代のハイエンド半導体設計の主流となっています。

チップレットの技術的メカニズムと接続インターフェース

チップレットを単なる「チップの寄せ集め」にせず、一つのプロセッサとして機能させるには、チップ・間・通信（Die-to-Die Interconnect）を極めて低遅延かつ広帯域で実現する必要があります。

2.5Dパッケージングと3Dパッケージング

チップレットの結合には、主に以下の2つのアプローチが使い分けられています。

1. 2.5Dパッケージング: シリコンインターポーザという薄い基板の上に、複数のチップレットを水平に並べて配置する方法です。TSMCの「CoWoS (Chip on Wafer on Substrate)」などが代表的で、メモリ（HBM）とGPUを近接して配置する場合に多用されます。
2. 3Dパッケージング: チップの上にさらにチップを垂直に積み上げる方法です。AMDの「3D V-Cache」のように、L3キャッシュを演算コアの上に載せることで、配線距離を極限まで短くし、低遅延化を実現しています。

通信規格の標準化（UCIe）

これまでチップレット間の通信規格は各社独自の仕様（AMDのInfinity Fabricなど）でしたが、2025年以降の業界標準として期待されているのが「UCIe (Universal Chiplet Interconnect Express)」です。これにより、異なるメーカーが製造したチップレットを組み合わせて一つのパッケージにする「ヘテロジニアス（異種混在）統合」が可能になるとされており、設計の自由度が飛躍的に向上します。

実在するチップレット採用製品とその構造

具体的にどのような製品にチップレットが採用されているのか、代表的な例を挙げます。

AMD Ryzen 9 7950X / EPYC 9654

AMDはチップレット戦略の先駆者です。例えば、Ryzen 9 7950Xでは、演算を担う「CCD (Core Complex Die)」2つと、入出力を担う「sIO Die」1つを組み合わせて構成されています。

• CCD: 最先端の5nmプロセスで製造され、高効率な演算を実現。
• sIO Die: 比較的コストの低い6nmプロセスで製造。

サーバー向けのEPYC 9654（Genoa）では、この構成をさらに大規模化し、最大96コアという驚異的なコア数を実現しています。12チャンネルのDDR5メモリをサポートし、膨大なデータ帯域を確保しています。

Intel Core Ultra 9 285K (Arrow Lake)

Intelも「タイル（Tile）」という名称でチップレットに近い構造を採用しています。Core Ultra 9 285Kでは、Compute Tile、GPU Tile、SoC Tileなどを「Foveros」という3D積層技術で結合しています。これにより、各タイルを最適なプロセスノード（例えば、演算部は最新のIntel 20A、I/O部は成熟したノード）で製造することが可能になりました。

NVIDIA B200 (Blackwell)

GPUの世界でもチップレット化が進んでいます。次世代AI GPUのB200 (Blackwell)では、2つの巨大なGPUダイを10TB/sという超広帯域インターコネクトで接続し、論理的に1つの巨大なGPUとして動作させます。これにより、単一ダイでは不可能な規模のパラメータを持つLLM（大規模言語モデル）の学習・推論が可能になります。

Apple M2 Ultra

AppleのM2 Ultraは、「UltraFusion」という独自のインターコネクトを用いて2つのM2 Maxチップを結合しています。これにより、256GBのユニファイドメモリを搭載し、単一のチップのような低遅延で膨大なメモリ帯域を利用できる構造になっています。

モノリシック設計とチップレット設計の比較

以下に、従来の設計とチップレット設計の主な違いをまとめます。

チップレット化によるメリットとトレードオフ

チップレット化は多くの利点をもたらしますが、同時にエンジニアが解決すべき困難な課題も提示します。

主なメリット

• 歩留まりの向上: 例えば、800mm²の巨大ダイを1つ作るよりも、100mm²の小ダイを8つ作る方が、ウェハー上の欠陥による廃棄リスクが大幅に減少します。
• プロセスの最適化: SRAMやI/O回路は微細化しても面積が縮みにくい特性があります。演算コアだけを3nmで作り、I/O部はコストの良い7nmで作ることで、全体のコストパフォーマンスを最大化できます。
• 製品ラインナップの迅速な展開: 共通のI/Oダイを使い、演算ダイの数だけを変えれば、8コアモデルから64コアモデルまでを効率的に展開できます。

直面するトレードオフ（デメリット）

• レイテンシの増加: 信号がダイの境界を越えて移動するため、モノリシック設計に比べて数ナノ秒の遅延が発生します。これは特にゲームなどのリアルタイム性が求められる処理に影響します。
• 消費電力の増大: ダイ間通信を行うための物理層（PHY）が電力を消費します。高性能なインターコネクトを実装すればするほど、TDP（熱設計電力）を圧迫します。
• パッケージングの複雑化: 非常に微細な配線でチップ同士を繋ぐため、高度な封止技術が必要となり、パッケージング工程でのコスト増や故障リスクが伴います。

詳細スペック例

現代のハイエンドチップレット製品に見られる数値スペックの例を挙げます。

• 製造プロセス: 3nm, 4nm, 5nm (演算部) / 6nm, 7nm (I/O部)
• TDP (熱設計電力): 170W (Ryzen 9) ～ 700W以上 (AI GPU)
• メモリ帯域: HBM3e採用モデルで数TB/sに到達
• キャッシュ容量: L3キャッシュを3D積層し、256MB以上の大容量を実現
• インターコネクト速度: 10TB/s (NVIDIA Blackwell)

2025年以降の展望と次世代テクノロジー

2025年、そして2026年に向けて、チップレット技術はさらなる進化を遂げます。

1. 異種ダイの統合（Heterogeneous Integration）

今までは同じメーカーのチップを組み合わせていましたが、今後は「TSMC製のCPUコア」と「Samsung製のメモリコントローラ」を一つのパッケージに収めるような、ベンダーを跨いだ統合が進むと考えられます。これを可能にするのが前述のUCIe規格の普及です。

2. 3D積層の深化（Hybrid Bonding）

現在の3D積層は「バンプ」と呼ばれる小さなはんだ球を介していますが、次世代では銅と銅を直接結合させる「ハイブリッドボンディング」が普及します。これにより、配線密度が劇的に向上し、ダイ間通信の遅延と電力消費をモノリシックに近いレベルまで削減できる見込みです。

3. チップレットによる「カスタムCPU」の時代

クラウドベンダー（AWSやGoogle、Microsoftなど）が、自社専用のアクセラレータチップレットを、汎用CPUチップレットと組み合わせて構成する「カスタムSoC」の導入が加速します。これにより、特定のワークロードに最適化したCPUを低コストで構築できるようになります。

まとめ：自作ユーザーへの影響

自作PCユーザーにとって、チップレット技術は「コア数の爆発的な増加」と「キャッシュ容量の増大」という形で恩恵をもたらしました。2026年に向けて、さらに高度な3D積層技術が適用されたCPUが登場することで、メモリレイテンシの問題が解消され、シングルスレッド性能とマルチスレッド性能がかつてない高次元で両立する時代が到来するでしょう。

FAQ

Q1: チップレット設計になると、モノリシック設計よりも速度が遅くなるのですか？ A1: 単純なダイ間通信においては、物理的な距離があるためわずかな遅延（レイテンシ）が発生します。しかし、3D V-Cacheのような積層技術や、超広帯域インターコネクトの導入により、この遅延は最小限に抑えられています。また、チップレット化によって「より多くのコア」や「より巨大なキャッシュ」を搭載できるため、総合的な処理能力（スループット）ではモノリシック設計を遥かに上回ることが可能です。

Q2: なぜIntelは後からチップレット（タイル）構造を採用したのですか？ A2: Intelは長らくモノリシック設計で業界をリードしていましたが、10nmや7nmなどの微細化プロセスへの移行において、歩留まりの低下という大きな壁にぶつかりました。巨大なダイを一つのプロセスで完璧に製造し続けることは経済的に困難であると判断し、AMDが成功させたチップレット戦略に近い「タイルベース設計」へと舵を切ったためです。

Q3: チップレット製品は故障しやすいのでしょうか？ A3: 接続箇所が増えるため、理論上の故障ポイント（Single Point of Failure）は増えます。しかし、現代のパッケージング技術は極めて成熟しており、実運用上の故障率はモノリシック設計と比べて有意な差はありません。むしろ、製造段階で不良のあるチップレットを排除して良品だけを組み合わせることができるため、出荷時の品質は安定する傾向にあります。