CXL 3.0（シーエックスエル サンテンゼロ）
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CXL 3.0（Compute Express Link 3.0）
CXL 3.0は、CPUとアクセラレータ、メモリデバイス間の高速接続を実現する最新のインターコネクト規格です。PCIe 6.0をベースに、メモリセマンティクスとコヒーレンシを提供します。
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共有メモリプール: 複数ホストでメモリ共有
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動的割り当て: リアルタイムでメモリ再配分
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最大容量: ホストあたり数TB規模
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最大64ノード接続: 大規模クラスタ構築
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マルチレベルスイッチング: 階層的トポロジー
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バックツーバック接続: 直接ノード間通信
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ピアツーピアDMA: デバイス間直接転送
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メモリシェアリング: 細粒度の共有制御
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QoS機能: トラフィック優先度制御
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PCIe 6.0互換のI/Oプロトコル
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デバイス検出と設定
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標準PCIeデバイスとして動作
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ホストとデバイス間のキャッシュコヒーレンシ
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低レイテンシアクセス
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アクセラレータ最適化
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ロード/ストア命令での直接アクセス
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バイト単位のアドレッシング
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メモリ拡張デバイス用
| 世代 | リンク速度 | x16での帯域幅 |
|---|---|---|
| CXL 1.x | 32 GT/s | 64 GB/s |
| CXL 2.0 | 64 GT/s | 128 GB/s |
| CXL 3.0 | 128 GT/s | 256 GB/s |
- メモリアクセス: 150-200ns（ローカルDRAM比+50-80ns）
- キャッシュコヒーレント: 80-120ns
- ファブリック経由: +20-50ns/ホップ
構成例：
- GPU: 8x H100（各80GB HBM）
- CXLメモリ: 4TB拡張メモリ
- 効果: 大規模言語モデルの全体をメモリに展開
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数十TBのメモリプール構築
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複数サーバーでの共有アクセス
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永続メモリとの統合
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リソースの動的再配分
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ヘテロジニアスコンピューティング
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メモリ中心アーキテクチャ
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キャッシュコヒーレントアクセラレータ
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SmartNIC、DPU
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カスタムASIC
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GPU、FPGA with メモリ
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プライベートメモリ + 共有メモリ
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高帯域幅メモリ統合
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メモリエクスパンダー
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永続メモリモジュール
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階層型ストレージ
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OS/カーネルの対応
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メモリ管理の複雑化
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アプリケーション最適化
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CXL対応CPU（Intel Sapphire Rapids以降）
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専用スイッチインフラ
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高品質な信号伝送路
- CPU: Intel Xeon、AMD EPYC
- メモリ: Samsung、SK Hynix、Micron
- スイッチ: Broadcom、Marvell
- アクセラレータ: NVIDIA、AMD、Intel
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CXL Consortium（400社以上参加）
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年2回の仕様更新
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相互運用性テスト
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256 GT/s（PCIe 7.0ベース）
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より高度なメモリ管理
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光インターコネクトサポート
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2025年: 本格的な製品展開
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2027年: データセンターの50%が採用
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2030年: コンシューマ製品への展開
CXL 3.0は、コンピューティングアーキテクチャの根本的な変革を促進する技術です。メモリ中心のコンピューティングを実現し、AI時代のインフラストラクチャを支える重要な要素となっています。