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CXL 3.0は、CPUとアクセラレータ、メモリデバイス間の高速接続を実現する最新のインターコネクト規格です。PCIe 6.0をベースに、メモリセマンティクスとコヒーレンシを提供します。
共有メモリプール: 複数ホストでメモリ共有
動的割り当て: リアルタイムでメモリ再配分
最大容量: ホストあたり数TB規模
最大64ノード接続: 大規模クラスタ構築
マルチレベルスイッチング: 階層的トポロジー
バックツーバック接続: 直接ノード間通信
ピアツーピアDMA: デバイス間直接転送
メモリシェアリング: 細粒度の共有制御
QoS機能: トラフィック優先度制御
PCIe 6.0互換のI/Oプロトコル
デバイス検出と設定
標準PCIeデバイスとして動作
ホストとデバイス間のキャッシュコヒーレンシ
低レイテンシアクセス
アクセラレータ最適化
ロード/ストア命令での直接アクセス
バイト単位のアドレッシング
メモリ拡張デバイス用
| 世代 | リンク速度 | x16での帯域幅 | |------|-----------|---------------| | CXL 1.x | 32 GT/s | 64 GB/s | | CXL 2.0 | 64 GT/s | 128 GB/s | | CXL 3.0 | 128 GT/s | 256 GB/s |
構成例：
- GPU: 8x H100（各80GB HBM）
- CXLメモリ: 4TB拡張メモリ
- 効果: 大規模言語モデルの全体をメモリに展開
数十TBのメモリプール構築
複数サーバーでの共有アクセス
永続メモリとの統合
リソースの動的再配分
ヘテロジニアスコンピューティング
メモリ中心アーキテクチャ
キャッシュコヒーレントアクセラレータ
SmartNIC、DPU
カスタムASIC
GPU、FPGA with メモリ
プライベートメモリ + 共有メモリ
高帯域幅メモリ統合
メモリエクスパンダー
永続メモリモジュール
階層型ストレージ
OS/カーネルの対応
メモリ管理の複雑化
アプリケーション最適化
CXL対応CPU（Intel Sapphire Rapids以降）
専用スイッチインフラ
高品質な信号伝送路
CXL Consortium（400社以上参加）
年2回の仕様更新
相互運用性テスト
256 GT/s（PCIe 7.0ベース）
より高度なメモリ管理
光インターコネクトサポート
2025年: 本格的な製品展開
2027年: データセンターの50%が採用
2030年: コンシューマ製品への展開
CXL 3.0は、コンピューティングアーキテクチャの根本的な変革を促進する技術です。メモリ中心のコンピューティングを実現し、AI時代のインフラストラクチャを支える重要な要素となっています。