Finfet Technology（フィンフェットテクノロジー）

FinFET Technology（FinFET、フィン型電界効果トランジスタ）

概要

FinFET（Fin Field-Effect Transistor、フィン型電界効果トランジスタ）は、2011 年に Intel が 22nm プロセスで量産化した、立体構造を持つ半導体トランジスタ技術です。従来の平面型（プレーナ）トランジスタの限界を克服し、20nm 以降のすべての先端半導体プロセスで標準技術となりました。

従来のプレーナ MOSFET との違い

プレーナ MOSFET

• 平面構造
• ゲートが 1 面のみチャネルを制御
• スケールダウンで漏れ電流増加

FinFET

• 立体構造（Fin = ヒレ）
• ゲートがチャネルを 3 面から制御
• より優れた静電制御
• リーク電流低減

構造

    Gate
     |
  ┌──┴──┐
  │     │  <- Fin（3D チャネル）
  │     │
──┴──┬──┴──
  Source  Drain

メリット

1. 低リーク電流

• オフ状態での電流低減
• 消費電力削減

2. 高速動作

• オン電流増加
• スイッチング速度向上

3. 低電圧動作

• 0.6-0.8V で動作可能
• モバイル機器に最適

4. スケーラビリティ

• 20nm 以降を可能に

主要製品への採用

Intel

• 22nm（2011）: 初の FinFET
• 14nm（2014）
• 10nm（2019）
• Intel 7（2021）

TSMC

• 16nm（2015）
• 7nm（2018）
• 5nm（2020）
• 3nm（2022）: 後期プロセス

Samsung

• 14nm（2015）
• 7nm、5nm、4nm

GAAFET への移行

FinFET の限界

• 3nm 以下で制御困難
• 短チャネル効果

GAAFET（Gate-All-Around FET）

• ゲートがチャネルを完全に囲む
• さらに優れた制御

採用状況

• Samsung 3GAA: 2022 年量産
• TSMC N2: 2025 年予定
• Intel 20A: 2024 年予定（RibbonFET）

プロセスノードとの関係

ダブル/トリプル Fin

Multi-Fin

• 複数のフィンで駆動力増
• 電流容量拡大

密度

• フィンの数でスケーリング

3D 構造の進化

Planar → FinFET → GAAFET → CFET

• 平面 → 垂直 → 水平包囲 → 積層
• 2030 年代以降

設計への影響

EDA ツール

• FinFET 対応必須
• Synopsys、Cadence、Siemens EDA

設計ルール

• 複雑化
• 専門知識必要

関連用語

• MOSFET、Planar FET
• GAAFET（Gate-All-Around）
• RibbonFET（Intel）
• Nanosheet
• EUV Lithography