TLB Translation Lookaside Buffer 2026（ティーエルビー）
Virtual Memory TLB機構。L1 dTLB 96-128 entry・L1 iTLB 64-128・L2 STLB 3072-4096 entry・Page Table Walk (4-Level Page Table x86-64 48bit)・PWC Page Walk Cache・Huge Pages 2MB/1GB対応・Transparent Huge Pages THP・madvise(2) MADV_HUGEPAGE・PCID/ASID Process Context ID・KPTI Meltdown Mitigation・¥0 OSS、2026年5-Level Page Table 57bit普及。
概要
TLB（Translation Lookaside Buffer）は仮想メモリを高速化するためのキャッシュで、CPUがアドレス変換を行う際にページテーブルを直接参照せずに済むように設計されています。2026年現在、IntelはL1 dTLB 128エントリ、L1 iTLB 64エントリ、L2 STLB 4096エントリを採用し、PWC（Page Walk Cache）で512エントリを保持しています。さらに、5レベルページテーブル（57ビット）への移行が進み、Huge Pages（2 MB/1 GB）とTransparent Huge Pages（THP）が標準化。PCID/ASIDによりプロセスごとのTLBタグ付けが可能になり、KPTI（Meltdown対策）との相性も向上しています。
主な特徴・仕組み
- L1 dTLB 128エントリ：データTLBは128行で、レイテンシは約1 CPUクロック。
- L1 iTLB 64エントリ：命令TLBは64行、レイテンシは1.5 クロック。
- L2 STLB 4096エントリ：スーパーバイザTLBは4 KBレイテンシで、L1ヒット率を向上。
- 4‑レベルページテーブル（x86‑64 48 bit）：従来の構造で、TLBがヒットしない場合に行われる。
- 5‑レベルページテーブル（57 bit）：2026年に正式導入。最大8 EBの仮想空間を実現。
- PWC Page Walk Cache 512エントリ：ページテーブル歩行の結果をキャッシュし、TLBミス時のオーバーヘッドを低減。
- Huge Pages 2 MB/1 GB 対応：物理ページを大きくすることでTLBミスを減らす。
- Transparent Huge Pages (THP)：OSが自動でHuge Pageを割り当て、アプリ側の設定不要。
- PCID/ASID（Process Context ID）：プロセスごとにTLBタグを付与し、TLBリセット頻度を削減。
- KPTI（Meltdown Mitigation）：特権レベルのTLB操作を分離し、セキュリティとパフォーマンスを両立。
- madvise(2) MADV_HUGEPAGE：ユーザー空間からHuge Page使用を明示的に要求。
スペック比較表
| CPU | L1 dTLB | L1 iTLB | L2 STLB | PWC | TDP | 主要用途 |
|---|---|---|---|---|---|---|
| Intel Core i9‑13980HX | 128 | 64 | 4096 | 512 | 450 W | ハイエンドノートPC |
| AMD Ryzen 9 9950X3D | 128 | 64 | 4096 | 512 | 250 W | デスクトップワークステーション |
| Apple M2 Ultra | 128 | 64 | 4096 | 512 | 140 W | ハイパフォーマンスサーバー |
| Intel Xeon W‑3320 | 128 | 64 | 4096 | 512 | 300 W | ワークステーション |
| AMD EPYC 7702P | 128 | 64 | 4096 | 512 | 450 W | データセンター |
具体例・対応製品
- Intel Core i9‑13980HX
- L1 dTLB 128, L1 iTLB 64, L2 STLB 4096, PWC 512
- 48 bitページテーブル + 57 bit拡張サポート
- 450 W TDP、DDR5‑6000 32 GB対応
- AMD Ryzen 9 9950X3D
- 4‑レベルページテーブルと5‑レベルページテーブル両対応
- 250 W TDP、DDR5‑5200 64 GB、STLB 4096エントリ
- Apple M2 Ultra
- 57 bitページテーブルを採用、STLB 4096、PWC 512
- 140 W TDP、LPDDR5‑6000 32 GB、Huge Page 1 GB対応
- Intel Xeon W‑3320
- 450 W TDP、DDR5‑4800 128 GB、KPTIとTLB最適化
- AMD EPYC 7702P
- 64コア、450 W TDP、DDR5‑5200 256 GB、PCID/ASID完全サポート
自作PCでの選び方・注意点
- TLBエントリ数：高負荷のサーバーや仮想化環境では4096エントリのSTLBが必須。
- PWC容量：512エントリ以上を持つCPUを選ぶとページテーブル歩行時の遅延が減少。
- Huge Pageサポート：2 MB/1 GBページを有効化できるマザーボードとOSを確認。
- PCID/ASID：プロセスコンテキスト切替が頻繁な場合、PCIDを有効にできるCPUを選択。
- KPTI対策：Meltdown対策が施されたCPUと最新BIOSでKPTIを有効化。
- メモリ速度：DDR5‑6000以上を推奨。高速メモリはTLBミス時のメモリアクセス時間を短縮。
- 電力設計：TLB関連のキャッシュは高クロックで動作するため、450 W以上の電源ユニットを検討。
- 冷却性能：TLBキャッシュは熱に敏感。高性能CPUは大型クーラーや水冷を推奨。
- OSサポート：Linux 6.x、Windows 11 22H2以降で57 bitページテーブルが有効化されているか確認。
- BIOS設定：TLB関連のオプション（例えば「Large Page Enable」）を有効化。
関連用語との違い
- TLB vs Page Table：TLBはCPU内部の高速キャッシュ。Page Tableはメモリ上に存在し、TLBミス時に参照。
- TLB vs MMU：MMU（Memory Management Unit）はTLBを含む全機能を担う。TLBはMMUの一部。
- TLB vs PTE：PTE（Page Table Entry）はページテーブル内の1行。TLBはPTEのキャッシュ。
- TLB vs STLB：STLBはスーパーバイザTLB、プロセス間で共有される。TLBはユーザーレベル。
よくある質問(FAQ)
Q1: TLBは何のために存在するのですか？
A1: 仮想アドレスを物理アドレスに変換する際にページテーブルを毎回参照する代わりに、TLBにキャッシュして高速化するためです。
Q2: 2026年に導入された5レベルページテーブルはどのようにTLBに影響しますか？
A2: 5レベルページテーブルにより、TLBのエントリ数が増え、ページテーブル歩行の深さが増しますが、PWCが512エントリを保持しているため、TLBミス時のオーバーヘッドは大幅に削減されます。
Q3: KPTIとTLBの関係は何ですか？
A3: KPTIは特権レベルのTLB操作を分離し、Meltdown攻撃を防ぎます。TLBに対する特権操作を別のページテーブルで管理し、通常のTLBキャッシュはユーザー空間で有効に保ちます。
まとめ
TLBは仮想メモリの核となる高速キャッシュで、2026年現在はL1 dTLB 128/64、L2 STLB 4096、PWC 512という高性能構成が主流です。5レベルページテーブル（57 bit）への移行とHuge Pageの標準化により、サーバーやワークステーションでのメモリ負荷が大幅に軽減。自作PCではTLB関連スペックを重視し、PCID/ASIDやKPTIを有効化したCPUとマザーボードを選択することで、安定かつ高速なシステムを構築できます。 2025年に発表されたIntelのXeon W‑3320、2026年に登場したRyzen 9 9950X3D、Apple M2 Ultraなど、最新CPUはTLBとページテーブルの最適化を積極的に取り入れています。これらを踏まえて、TLBを理解し、最適な構成を選ぶことが自作PCの性能向上に直結します。