Universal Chiplet Interconnect Express。チップレット間の標準インターコネクト
自作PCユーザーにとって、「CPU」や「GPU」は一つの四角いチップ（ダイ）であるという認識が一般的です。しかし、半導体製造プロセスが3nmや2nmといった極限まで微細化し、物理的な限界（レティクルリミット）に近づく中で、業界は「一つの大きなチップを作る」ことから「小さなチップ（チップレット）を組み合わせて一つの製品にする」方向へと舵を切りました。
このチップレット同士を高速かつ低遅延で接続するための業界標準規格が、UCIe (Universal Chiplet Interconnect Express) です。
簡単に言えば、UCIeは「チップ内部の通信におけるUSBやPCI Expressのような共通規格」を目指したものです。これまでは、AMDの「Infinity Fabric」のように各社が独自の接続方式を用いていたため、他社製のチップレットを混ぜて使うことは不可能でした。しかし、UCIeが普及することで、例えば「Intel製のCPUコア」と「NVIDIA製のAI加速器」や「サードパーティ製のI/Oダイ」を、一つのパッケージ内に混在させることが技術的に可能になります。
従来の半導体設計は「モノリシック（単一構造）」と呼ばれ、全ての機能を一つのシリコンダイに詰め込んでいました。しかし、この手法には以下の3つの大きな壁が存在します。
チップの面積が大きくなればなるほど、製造過程で発生する微細な欠陥が一つあるだけで、チップ全体が不良品になる確率が高まります。例えば、800mm²を超えるような巨大なダイを製造する場合、歩留まりは劇的に低下し、製造コストが跳ね上がります。チップレット方式であれば、小さなダイを複数作るため、個別の歩留まりを向上させることができ、結果的にコストを抑えられます。
半導体を焼き付ける露光装置には、一度に処理できる最大面積（レティクルリミット）が存在します。現在の最先端プロセスでは、およそ26mm × 33mm程度が限界とされており、これ以上のサイズのチップは物理的に製造できません。AI処理などで膨大な数のトランジスタが必要な現代において、この物理的限界を突破するには、複数のダイを横に並べて接続するしか方法がありません。
CPUの演算コアは最先端の3nmプロセスで作りたい一方で、メモリコントローラーやI/O部分は古い7nmや12nmプロセスで十分な場合があります。全てを3nmで作るとコストが過剰になります。UCIeがあれば、「演算部は3nm」「I/O部は6nm」といったように、機能ごとに最適なプロセスで製造したチップレットを組み合わせることができ、コストパフォーマンスを最大化できます。
UCIeは、物理層（Physical Layer）とプロトコル層（Protocol Layer）の2層構造で設計されています。これにより、既存のPCI ExpressやCXL (Compute Express Link) のエコシステムをそのままチップ内部に持ち込むことができます。
UCIeは、2.5Dパッケージング（インターポーザーを使用）と3Dパッケージング（ダイを垂直に積層）の両方をサポートしています。
UCIeは以下の3つのプロトコルをサポートしています。
| 項目 | 従来のPCIe 5.0 (外部接続) | UCIe (チップレット間接続) | 備考 |
|---|---|---|---|
| 伝送速度 | 32 GT/s | 32 GT/s $\sim$ 64 GT/s (次世代) | 物理層の密度が異なる |
| エネルギー効率 | 数pJ/bit $\sim$ 数十pJ/bit | < 0.5 pJ/bit | 極めて低消費電力 |
| レイテンシ | 数百ns $\sim$ $\mu$s単位 | < 20 ns | ダイ間距離が短いため |
| 配線密度 | 低い (PCB配線) | 非常に高い (シリコンインターポーザー) | 2.5D/3D実装 |
| 接続対象 | マザーボード上のデバイス間 | 同一パッケージ内のダイ間 | 物理的距離の差 |
現在、市場に出ているハイエンド製品の多くは、すでに「チップレット」の考え方を採用しています。UCIeはこれらを「標準化」し、他社製品との互換性を持たせるための規格です。
AMDは業界で最も早くチップレット構造を一般向けに導入しました。CCD（Core Complex Die）という演算コア部分と、cIOD（I/O Die）を分離して接続しています。現在は独自の「Infinity Fabric」を使用していますが、将来的にUCIeが普及すれば、他社製のアクセラレータを統合したハイブリッドCPUが登場する可能性があります。
Intelの最新世代モバイル向けCPUでは、「タイル（Tile）」という名称でチップレット構造を採用しています。Compute Tile、GPU Tile、SoC TileなどをUCIeの概念に近い内部インターコネクトで接続しており、製造プロセスをタイルごとに分けることで効率化を図っています。
AI向けGPUの最新世代であるBlackwellは、2つの巨大なダイを高速インターコネクトで接続し、仮想的に一つの巨大なGPUとして動作させます。このような超大規模チップの構築において、UCIeのような標準規格は、将来的なエコシステム拡大（他社製HBM3eメモリやI/Oの統合）において不可欠な要素となります。
AI学習・推論向けのMI300Xは、CPUコアとGPUコア、そしてHBM3（高帯域幅メモリ）を3D積層技術で統合しています。ここでも、ダイ間の通信速度と電力効率が性能のボトルネックとなっており、UCIeが定義する低消費電力・高速通信の重要性が裏付けられています。
AIアクセラレータのGaudi 3でも、チップレット的なアプローチによるスケールアップが行われています。これらの製品群は、現在数万ドル（例：NVIDIA H100などは1個あたり約30,000ドル以上）という高価格帯にありますが、UCIeによる標準化が進めば、汎用的なチップレットの量産が可能になり、コストダウンが期待できます。
UCIeは現在、仕様の策定から実装段階へと移行しています。2025年から2026年にかけて、PCパーツ市場およびサーバー市場に劇的な変化が訪れると予想されます。
2025年以降、「CPU + GPU + FPGA + NPU」を一つのパッケージに詰め込んだSoCが、UCIeを介して実現されるでしょう。これまでは各社が自社製パーツだけで構成していましたが、今後は「演算コアはIntel、AIエンジンはNVIDIA、メモリコントローラーは他社製」といった、ベスト・オブ・ブリード（最適解の組み合わせ）なチップ構成が可能になります。
次世代の2nmプロセスや、それ以降の1.4nmといった極微細プロセスが導入される際、全ての回路を2nmで作るのはコスト的に不可能です。UCIeの普及により、2026年頃には「最新プロセスで製造された演算ダイ」と「枯れた安定プロセスで製造されたI/Oダイ」を組み合わせた製品が標準となり、消費者はより高性能で安価なハードウェアを手にできるようになります。
一般ユーザー向けのCPUにおいて、UCIeの恩恵は「性能の飛躍的向上」と「カスタマイズ性の向上」として現れます。
Q1: UCIeが普及すると、今のPCI Express (PCIe) は不要になりますか？ A1: いいえ、役割が異なります。PCIeは「マザーボード上の部品間（例：CPUとGPUボード）」を接続するための規格であり、UCIeは「一つのパッケージ内部のチップ間（ダイとダイ）」を接続するための規格です。UCIeは内部的にPCIeのプロトコルを利用していますが、物理的な接続形態が全く異なるため、共存することになります。
Q2: UCIeによってCPUの価格は安くなるのでしょうか？ A2: 短期的には開発コストがかかりますが、中長期的には安くなる可能性が高いです。理由は「歩留まりの向上」です。巨大な1枚のチップを作るよりも、小さなチップを組み合わせて作る方が不良品率を下げられるため、製造コストを抑制でき、それが販売価格に反映されると考えられます。
Q3: ユーザーがUCIe対応製品かどうかを確認する方法はありますか？ A3: 現時点では、製品仕様書に「Chiplet Architecture」や「UCIe compliant」と記載される形になります。ただし、UCIeはチップ内部の規格であるため、エンドユーザーが直接触れる部分ではありません。むしろ、「これまで不可能だった組み合わせの機能が1つのCPUに搭載されている」ことに気づくことで、その恩恵を実感することになります。
UCIeは、単なる接続規格ではなく、半導体設計のパラダイムシフトを象徴するテクノロジーです。モノリシックな設計からチップレット設計への移行は、ムーアの法則が限界を迎えた後の「ポスト・ムーア時代」における唯一の現実的な解と言えます。
2025年、2026年と時が進むにつれ、私たちは「どの会社のCPUか」よりも「どのチップレットの組み合わせで構成されているか」を重視する時代に突入するでしょう。自作PCユーザーにとっても、このUCIeという共通言語が普及することで、想像を超えるパフォーマンスを持つ次世代ハードウェアが登場することが期待されます。