Chiplet packaging（チップレットパッケージング）
複数小型ダイ統合の半導体実装。AMD 2017年Zen 1/Intel Foveros 2018/2D/2.5D/3D実装でモノリシック大型ダイ代替。
概要
Chiplet packaging（チップレットパッケージング）は、複数の小型半導体ダイ（チップレット）を1つのパッケージ基板上に統合する半導体実装手法で、モノリシック大型ダイ（全機能を単一巨大ダイに集積）の限界を打破する2017年以降の業界標準化潮流。注意: 本記事は既存「チップレット3Dパッケージング」（既存登録）とは差別化し、Chipletパッケージング全般+歴史+業界標準UCIe+2D/2.5D/3D技術階層+主要採用事例にフォーカスする。AMD Ryzen 1000シリーズ Zen 1（2017年3月）が業界初の本格商用Chiplet実装としてCCD（Core Complex Die）+IOD（IO Die）+InfinityFabric接続を採用、2.5D基板実装を達成した重要な転換点。Intel Foveros（2018年12月発表）→Lakefield（2019年）→Foveros Direct（2021年）→Ponte Vecchio（2022年）等の3D Chipletを業界標準化、Apple M1 Ultra（2022年3月）のUltraFusion 2.5D InterconnectでM1 Maxダイ×2+10,000配線+2.5TB/s帯域の革新的実装を実現。UCIe（Universal Chiplet Interconnect Express）1.0（2022年3月策定、Intel/AMD/ARM/Google/Meta/Microsoft/NVIDIA等業界連携）+UCIe 2.0（2024年策定）が標準化のための業界連携を進めており、ベンダー横断のChiplet互換性+マルチベンダー混合パッケージを実現。Chiplet packagingの3階層: 2D（横並び基板実装、AMD Zen 1）+2.5D（インタポーザ経由、TSMC CoWoS、Apple UltraFusion）+3D（垂直積層+Hybrid Bonding、Intel Foveros Direct、AMD 3D V-Cache）。2024年現在のAI訓練・HPC・コンシューマCPU/GPU/SoC業界はChiplet実装が標準化、モノリシック大型ダイは衰退傾向。
主な特徴・仕組み
- 種類: 複数小型ダイ統合パッケージング技術
- 業界導入: AMD Ryzen 2017年/Intel Foveros 2018年
- 標準化: UCIe 1.0 2022年3月/UCIe 2.0 2024年
- 階層: 2D/2.5D/3Dパッケージング
- 主要採用: AMD Zen系/Intel Foveros/Apple UltraFusion/NVIDIA Grace Hopper
- 利点: 歩留まり向上+混合プロセス+TTM短縮+コスト削減
- 欠点: パッケージング複雑+コスト+熱設計+EMI
- TSMC CoWoS: 2.5D先進実装、Apple/AMD/NVIDIA採用
- Intel EMIB/Foveros: 2.5D/3D実装独自技術
- Samsung X-Cube: 3D実装
スペック比較表
| 階層 | 技術 | 採用例 | 帯域 |
|---|---|---|---|
| 2D | 基板配線 | AMD Zen 1 Ryzen 1000 | 数十GB/s |
| 2.5D | インタポーザ | Apple M1 Ultra/AMD MI300X | 2-5TB/s |
| 3D | Hybrid Bonding | AMD 3D V-Cache/Intel Foveros Direct | 10TB/s+ |
| UCIe 1.0 | 業界標準 | 2022/03策定 | 16-32GT/s/lane |
| UCIe 2.0 | 業界標準 | 2024策定 | 32-64GT/s/lane |
具体例・対応製品
- AMD Ryzen 1000シリーズ Zen 1（2017年3月）: 業界初商用Chiplet
- Intel Lakefield（2019年6月）: 初代Foveros 3D Chiplet
- Apple M1 Ultra（2022年3月）: UltraFusion 2.5D Interconnect
- AMD Ryzen 7 5800X3D（2022年4月）: 3D V-Cache（3D Chiplet）
- AMD Instinct MI300X（2023年12月）: 3D Chipletの大規模実装
- Intel Ponte Vecchio（2022年）: 47タイル超複雑Chiplet
- NVIDIA Grace Hopper Superchip（2023年）: 2.5D Chiplet
- TSMC CoWoS: Apple/AMD/NVIDIA向け2.5D実装サービス
自作PCでの選び方・注意点
Chiplet packagingは現代CPU/GPUの基盤技術で、自作PCユーザー直接の影響は購入製品の性能・電力効率・価格として実感する形。2024年現在のAMD Ryzen 9000シリーズ（Zen 5、CCD+IODのChiplet継続）+AMD Radeon RX 9070 XT（RDNA 4、Chiplet実装）+Apple M4 Pro/Max/Ultra（UltraFusion継続）+NVIDIA RTX 50シリーズ（Blackwell、一部Chiplet）+Intel Core Ultra Arrow Lake（一部Chiplet実装）等の主要製品でChipletが標準化。自作PC組立ではChiplet特有の留意点なし、ヒートシンク選定+マザーボードVRM設計+メモリ互換性等の従来要素で判断。業界連携UCIe 2.0によるマルチベンダーChiplet混合パッケージは2026-2027年以降の本格化が予定で、将来のCPUカスタマイズ柔軟性向上が期待される。
関連用語との違い
モノリシック大型ダイ（全機能を単一ダイに集積）はChipletの対立概念で、Intel Skylake/Ice Lake+NVIDIA RTX 30/40シリーズ等が伝統的代表、設計シンプル+遅延最小だが歩留まり悪化+コスト増大の制約。3D V-Cache（AMD独自の3D Chiplet実装、CCDの上に追加SRAMダイ積層）はChipletの特殊用例で、Ryzen 7 5800X3D/7800X3D/9800X3D等のゲーミング特化機種で採用。Intel Foveros Direct（既存登録）+TSMC CoWoS+Apple UltraFusionは各社の独自Chiplet実装ブランド。
よくある質問（FAQ）
Q1: なぜChiplet実装が標準化？ A: ①大型ダイの歩留まり悪化+コスト増大、②ノード混在（古い7nmと最新3nmを混合）で柔軟性、③TTM（Time to Market）短縮、④AI/HPCの巨大演算需要への対応、⑤UCIe業界連携による標準化、の5要素複合で2017年AMD Zen 1以降に主流化しました。
Q2: 2D/2.5D/3Dの違いは？ A: 2D=ダイを基板に並べて配線（AMD Zen 1）、2.5D=シリコンインタポーザ経由で配線（Apple UltraFusion/TSMC CoWoS）、3D=ダイを垂直積層+Hybrid Bonding（AMD 3D V-Cache/Intel Foveros Direct）。3Dが最高帯域+最高密度ですが製造難度・コストも最高です。
Q3: UCIeとは？ A: Universal Chiplet Interconnect Express、2022年3月策定の業界標準Chiplet相互接続プロトコル。Intel・AMD・ARM・Google・Meta・Microsoft・NVIDIA等業界連携でベンダー横断のChipletマルチベンダー実装を可能にする規格。2026-2027年に本格的なマルチベンダーChiplet実装が予定されています。
まとめ
- 複数小型ダイ統合パッケージング技術
- AMD Zen 1 2017年/Intel Foveros 2018年導入
- 2D/2.5D/3D階層・UCIe 1.0 2022年標準化
- AMD/Intel/Apple/NVIDIA全社採用業界標準
- モノリシック大型ダイ衰退・現代CPU/GPU基盤