CXL 3.0 (Compute Express Link 3.0・2022仕様)（シーエックスエル3.0）
CPU、アクセラレータ、メモリ間のキャッシュコヒーレントな接続を実現する次世代インターコネクト規格。PCIe 6.0物理層を採用し、大規模なファブリック構成とホスト間でのメモリ共有を可能にする。
概要
CXL 3.0は、コンピューティング・リソースの爆発的な増大に伴う「メモリ不足」と「帯域不足」という二大課題を解決するために設計された、次世代のインターコネクト規格です。従来のPCIe接続が主にデバイス間のデータ転送（I/O）に特化していたのに対し、CXL 3.0はCPUと周辺デバイス間でのキャッシュコヒーレンシ（一貫性）を維持したまま、メモリ空間を共有・拡張できる点に最大の特徴があります。
特に注目すべきは「ファブリック（Fabric）」概念の導入です。従来のCXL 2.0では、スイッチを介してメモリを特定のホストに割り当てる「Memory Pooling」が主流でしたが、CXL 3.0ではマルチレベル・スイッチング技術により、より複雑で大規模なネットワーク構成が可能となりました。これにより、複数の計算ノード（ホスト）が広大なメモリリソースを共有する「Memory Sharing」が実現し、データセンター規模でのリソース最適化が極めて高い次元で行えるようになります。
スペック比較表
| 項目 | CXL 1.x | CXL 2.0 | CXL 3.0 |
|---|---|---|---|
| 物理層 (Physical Layer) | PCIe 5.0 | PCIe 5.0 | PCIe 6.0 |
| データレート (per lane) | 32 GT/s | 32 GT/s | 64 GT/s |
| 主なトポロジー | Point-to-Point | Switch-based | Fabric / Multi-level Switch |
| メモリ管理機能 | 基本的な拡張 | Memory Pooling | Memory Sharing / Fabric |
| スケーラビリティ | 低い (単一ホスト) | 中程度 (限定的共有) | 高い (大規模ネットワーク) |
プロトコル構成の詳細
CXL 3.0は、以下の3つの主要プロトコンスイッチングによって動作します。
- CXL.io: デバイスの検出、構成、割り当て、およびエラー報告を担う。PCIeの基本機能と互換性があり、デバイスの初期化プロセスに不可欠。
- CXL.cache: アクセラレータ（GPUやFPGA等）がホストCPUのメモリ空間に対して、低レイテンシでキャッシュ可能なアクセスを行うためのプロトコル。
- CXL.mem: ホストCPUがCXLデバイス側のメモリ領域を、あたかもローカルなDRAMであるかのように直接読み書きするためのプロトコル。これにより、システム全体のメモリ容量拡張が可能となる。
関連技術との違い
CXL vs PCIe
PCIeは主にデータの転送（I/O）を目的とした非コヒーレントな通信規格ですが、CXLはPCIeの物理層を利用しつつ、上記のように「キャッシュの一貫性」を維持したメモリ共有を実現します。これにより、CPUとアクセラレータ間のデータコピーのオーバーヘッドを大幅に削減できます。
CXL vs 従来のDDR/LPDDR
従来のDDRはCPU直結のローカルメモリであり、物理的な距離とスロット数による拡張性に限界があります。CXLは、物理的に離れた位置にあるメモリプールへアクセスすることを可能にし、システムの物理的制約を超えた「メモリ・セントリック（メモリ中心）」なアーキテクチャへの転換を促します。
FAQ
Q1: CXL 2.0から3.0への進化で、最も大きな変化は何ですか？
A1: 「Pooling」から「Sharing/Fabric」への進化です。CXL 2.0ではスイッチを用いてメモリを特定のホストに隔離して割り当てる形が主でしたが、3.0ではファブリック・スイッチングにより、複数のホストが同一のメモリ領域に対してコヒーレントなアクセスを行うことが可能になり、ネットワーク全体の柔軟性が飛躍的に向上しました。
Q2: なぜPCIe 6.0（64GT/s）が必要なのですか？
A2: ファブリック構成による大規模化に伴い、スイッチングを経由するトラフィックが劇的に増加するためです。メモリ共有を実現するには、従来の帯域ではボトルネックとなるため、1レーンあたりの転送速度を倍増させ、低レイテンシかつ高スループットな通信を維持する必要があります。
Q3: 今後の展望（CXL 4.0）はどうなると予想されますか？
A3: 次世代のPCIe 7.0物理層を採用し、128GT/sへの高速化が期待されています。これにより、さらに広域かつ超低レイテンシなメモリ・ファブリックの構築が進み、計算リソースとメモリリソースが完全に分離・独立してスケールする「Disaggregated Infrastructure（分解型インフラストラクチャ）」の完成に近づくと予測されます。