CXL 3.1 仕様 (2024)（シーエックスエル3.1）
PCIe 6.0を基盤とし、メモリプーリングやキャッシュコヒーレンシを実現する次世代インターコネクト規格。AI・HPC向けに高度なメモリ拡張と低遅延接続を提供します。
概要
CXL 3.1は、従来のPCIe規格では困難であった「メモリの共有」と「高度なコヒーレンシ（一貫性）」を、大規模なファブリック構造で実現することを目指したプロトコルです。PCIe 6.0のPAM4信号伝送技術を採用することで、64GT/sという圧倒的なスループットを確保し、データセンター内のノード間におけるメモリリソースの断片化を防ぎます。
特筆すべきは「Memory Pooling」と「Memory Tiering」の進化です。これにより、CPUに直結されたDRAMだけでなく、CXL経由で接続された高速なNVMeストレージや拡張メモリを、あたかも単一の広大なメモリ空間として扱うことが可能になります。これは、巨大化するLLM（大規模言語モデル）のパラメータ展開において、物理的なDIMMスロット数に縛られない柔軟なリソース割り当てを可能にする技術です。
スペック表
| 項目 | 仕様詳細 |
|---|---|
| 基盤物理層 | PCIe 6.0 (64GT/s, PAM4) |
| 対応デバイスタイプ | Type 1 (Accelerator), Type 2 (Acc. + Memory), Type/3 (Memory Expansion) |
| 主要機能 | Memory Pooling, Coherent Cache, Fabric Support |
| メモリ管理 | Memory Tiering (DRAM + CXL-attached NVMe/DRAM) |
| セキュリティ | Trusted Security Protocol (TSP) 実装 |
| 主な用途 | AI Training/Inference, HPC, Cloud Infrastructure |
比較表: CXL 2.0 vs CXL 3.1
| 機能・特性 | CXL 2.0 | CXL 3.1 |
|---|---|---|
| スイッチング構造 | Point-to-Point 主体 | Fabricベースの多対多接続 |
| メモリ共有範囲 | 単一ドメイン内での限定的共有 | 大規模なメモリプーリングが可能 |
| セキュリティ機能 | 基本的なアクセス制御 | TSPによる高度な信頼性確保 |
| 帯域効率 | PCIe 5.0/6.0依存 | PCIe 6.0最適化による低遅延化 |
関連用語との違い
PCIe Gen6 と CXL 3.1
PCIeはあくまで「I/O（入出力）」のためのプロトコルであり、データの転送を主目的とします。対してCXLは、PCIeの物理層を利用しつつ、その上に「メモリ・セマンティクス（メモリアクセス形式）」を追加したものです。これにより、CPUはデバイス上のメモリを通常のRAMと同様に、低遅延かつコヒーレントな状態で操作できます。
DDR5 と CXL Memory Expansion
DDR5はCPUソケット直下のメモリコントローラに接続される「ローカルメモリ」であり、極めて低遅延ですが容量拡張性に限界があります。CXL接続メモリは、物理的な距離やスロット数を超えて容量を拡張できる「エキステンション・メモリ」として機能し、DDR5と組み合わせて階層化（Tiering）運用されます。
Type 1 / Type 2 / Type 3 の役割差
- Type 1: プロセッサのキャッシュコヒーレンシを維持するアクセラレータ。主に計算処理に特化。
- Type 2: 計算能力と独自のメモリ容量を併せ持つデバイス。GPUなどの高性能演算器が該当。
- Type 3: 純粋なメモリ拡張用デバイス。CPUのメモリ容量不足を解消するための「メモリ増設」に特化。
FAQ
Q1: CXL 3.1における「Memory Pooling」の最大のメリットは何ですか？ A1: 特定のサーバーが使い切れずに余らせているメモリリソースを、プールとして集約し、必要としている他のサーバーへ動的に割り当てられる点です。これにより、ハードウェアの稼働率を最大化し、TCO（総所有コスト）の削減に直結します。
Q2: TSP（Trusted Security Protocol）はどのような場面で重要ですか？ A2: メモリプーリング環境では、複数のユーザーやプロセスが物理的に同じメモリリソースを共有するため、データの漏洩リスクが高まります。TSPは、デバイス間通信における暗号化や認証を強化し、マルチテナント環境での安全な計算基盤を提供します。
Q3: 2025年以降のサーバー市場への影響は？ A3: Intel Xeon 6やAMD EPYC 9005シリーズといった最新プラットフォームの普及に伴い、AI学習におけるメモリ帯域不足が解消されます。これにより、単一ノードの性能向上だけでなく、ラック単位でのリソース最適化が進む「メモリ・セントリック」なアーキテクチャへの転換が加速します。