メモリ
上級
DDR5 サブチャネル (32bit×2)（サブチャネル）
DDR5 で導入された32bit幅×2サブチャネル構造 (DDR4の64bit 1チャネルから変更)。並列性向上で実効帯域30-40%増。
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2026/5/15 更新
関連タグ
DRAM
DDR5
アーキテクチャ
概要
DDR5 は2020年JEDEC策定の DRAM 規格で、DDR4から最大の構造変更が「32bit幅サブチャネル × 2」構造の導入。DDR4 までは1 DIMM = 64bit幅単一チャネル (×8 DRAM チップ8個 × 8bit) だったが、DDR5 では32bit + 32bit の独立動作サブチャネル (各自にBurst Length 16 = 64 Byte 転送) となった。
DDR4 vs DDR5 構造比較
| 項目 | DDR4 | DDR5 |
|---|---|---|
| データ幅 | 64bit (1 ch) | 32bit×2 (2 sub-ch) |
| Burst Length | 8 | 16 |
| 1 burst 転送量 | 64 Byte | 32 Byte ×2 = 64 Byte |
| バンクグループ | 4 | 8 |
| 各サブch のBank | 16 | 32 |
| 並列度 | 1 | 2 |
| プリフェッチ | 8n | 16n |
帯域効率向上の根本
- 2サブチャネル独立: コマンド衝突回避
- Burst Length 16: メモリコントローラ最適化容易
- Bank Group 8: 連続アクセスでもBank Conflict 低減
- 同一DIMM内で2並列リクエスト処理
DDR5-4800 と DDR4-3200 を実効帯域で比較すると、約 1.5-1.7倍 (周波数比1.5倍 + 並列度効果)。
CPU メモリコントローラ対応
- Intel Alder Lake (2021-): DDR5 サブチャネル対応
- AMD Zen 4 (2022-): DDR5専用 (DDR4非対応)
- Intel Sapphire Rapids Xeon: DDR5-4800 8ch
- AMD EPYC Genoa: DDR5-4800 12ch
- AMD Ryzen 9000 (2024): DDR5-5600公式
関連用語との違い
- vs DDR4 64bit: 単一チャネル / DDR5 2サブチャネル
- vs Dual Channel: マザボ2DIMMスロット並列 (DDR4/5共通) ≠ DDR5サブチャネル
FAQ
Q1: 体感性能差は? A: ゲーミングはGPUボトルネックで3-7%、メモリ帯域依存ワークロード (動画編集 / シミュレーション) で15-25%向上。
Q2: DDR4 と互換性ある? A: 無し。物理コネクタ・ピン配置 (288pinだが切り欠き位置違)・電圧 (1.2V vs 1.1V) 全て非互換。
Q3: なぜ32bit×2 に分割? A: DRAM 内部 Bank Group 並列性活用と Burst Length 増による効率改善。1 サブch あたり Bank 32 で衝突最小化。