メモリ
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DDR5 タイミング (CL/tRCD/tRP/tRAS)（ディーディーアールファイブタイミング）
DDR5 SDRAM の主要タイミングパラメータ。CAS Latency (CL) / Row to Column Delay (tRCD) / Row Precharge (tRP) / Row Active (tRAS) でメモリ実行レイテンシを決定。
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2026/5/15 更新
関連タグ
DRAM
DDR5
タイミング
概要
DDR5 SDRAM の主要タイミングパラメータは DRAM チップ内部での Row Activate → Column Read → Precharge までの待機サイクル数を定義する。CL-tRCD-tRP-tRAS の4数字組で「CL30-36-36-76」のように表記され、Intel XMP 3.0 / AMD EXPO プロファイルで自動設定可能。
主要パラメータ
| 略号 | 正式名 | 内容 | 典型値 (DDR5-6000) |
|---|---|---|---|
| CL | CAS Latency | コマンド→データ出力遅延 | 30-40 サイクル |
| tRCD | Row→Column Delay | Row activate→Column read | 30-40 |
| tRP | Row Precharge | プリチャージ→次Activate | 30-40 |
| tRAS | Row Active Time | Activate→Precharge最小間隔 | 60-80 |
| tRC | Row Cycle Time | 同一Row サイクル | tRAS+tRP |
| tRFC | Refresh Cycle Time | Auto Refresh 完了時間 | 295-560ns |
| tCWL | CAS Write Latency | 書込CAS遅延 | CL-2 |
| tFAW | Four Activate Window | 4 Activate最小幅 | 24-32 |
| tRRD | Row→Row Delay | 異Bank Activate間隔 | 8-12 |
実効レイテンシ計算
実時間 ns = (タイミング値 / 周波数) × 2 (DDRなので)
例: DDR5-6000 CL30 = 30 / 3000MHz × 2 = 10.0ns (CAS実時間)
| メモリ | tCAS 実時間 | 評価 |
|---|---|---|
| DDR4-3600 CL16 | 8.89ns | 良 |
| DDR5-6000 CL30 | 10.0ns | 平均 |
| DDR5-7200 CL34 | 9.44ns | 良 |
| DDR5-8000 CL38 | 9.50ns | 良 |
| DDR5-8400 CL40 | 9.52ns | 良 |
XMP 3.0 / EXPO
- Intel XMP 3.0 (2021-): 5プロファイル保存、tCL等の手動拡張可
- AMD EXPO (2022-): 完全オープン仕様、SPDに格納
- 双方とも DRAM SPD (Serial Presence Detect) チップに書込
関連用語との違い
- vs DDR4: DDR4 タイミング数値より大きいが、周波数も高いため実時間ほぼ同等
- vs HBM3: HBM3はチャネル数で並列性確保、タイミングよりレイテンシ重要
FAQ
Q1: CL値が低いほど良い? A: 周波数同じなら良。異周波数比較はns換算で判断。CL30の高周波数 > CL16の低周波数 のケース多。
Q2: 自動設定で十分? A: XMP/EXPOで十分。手動調整 (CL-1 / tRCD-2 等) で5-15%性能向上可能だが BSOD・データ破損リスク。
Q3: AMD Ryzen 7000 / Intel 14th Gen の上限は? A: AMD Ryzen 7000 EXPO公式DDR5-6000-6400・Intel 14th Gen XMP DDR5-7600-8000 (4DIMM時降速)。