PCIe 6.0 (2022年仕様・2024-2025商用化)（ピーシーアイイー6.0）

概要

PCIe 6.0は、PCI-SIGによって策定された、従来のNRZ（Non-Return to Zero）方式の限界を突破するための新世代規格です。最大の特徴は、信号伝送にPAM4（Pulse Amplitude Modulation 4）を採用した点にあります。これにより、同じ周波数帯域でも1クロックあたりのビット数を増やし、x16スロット構成において256 GB/sという圧倒的なスループットを達成しました。

この進化は単なる速度向上に留まりません。高密度なデータ通信に伴う信号劣化（ノイズ）への対策として、FLITモードによるパケット構造の固定化と、FEC（Forward Error Correction）による誤り訂圧技術が組み込まれています。これは、大規模言語モデル（LLM）の学習や推論を行うAIアクセラレータ、およびCXL（Compute Express Link）を用いたメモリ拡張環境において、データ転送の遅延を最小限に抑えつつ信頼性を確保するために不可欠な要素です。

スペック表

比較表：信号伝送方式の変遷

関連用語との違い

CXL (Compute Express Link)

PCIe 6.0の物理層（Physical Layer）上で動作するプロトコルです。PCIeがデバイス間の基本通信を担うのに対し、CXLはメモリ共有やキャッシュの一貫性を管理し、CPUとアクセラレータ間での低遅延なメモリアクセスを実現します。PCIe 6.0の帯域があって初めて、大規模なメモリプーリングが可能になります。

PAM4 (Pulse Amplitude Modulation 4)

信号の電圧レベルを4段階に分けることで、1回の信号変化で2ビットの情報を伝送する方式です。従来のNRZが「0か1か」であったのに対し、「0, 1, 2, 3」の4つの状態を識別します。これにより帯域密度は向上しますが、電圧差が小さくなるため、より高度なエラー訂正技術が必要となります。

FEC (Forward Error Correction)

送信側で付加した冗長データを用いて、受信側で通信エラーを自動的に修復する技術です。PAM4導入による信号品質の低下を補うためにPCIe 6.0では必須化されており、再送処理（Retransmission）に伴う致命的な遅延を防ぐ役割を果たします。

FAQ

Q1: なぜPCIe 5.0から6.0への移行で信号方式が変わる必要があったのですか？

A1: NRZ方式のまま周波数を上げ続けると、信号の減衰やノイズの影響が指数関数的に増大し、物理的な配線長（トレース長）を極端に短くしなければならなくなります。PAM4を採用することで、周波数の上昇を抑えつつビットレートを倍増させることが可能になり、システム設計の現実的な制ryptを回避しています。

Q2: 一般的なコンシューマ向けPCへの影響はいつ頃見込まれますか？

A2: PCIe 6.0の初期導入は、主にAI学習用GPUや高性能サーバー（Xeon 6等）といったデータセンター領域に限定されています。コンシューマ向けのハイエンドマザーボードへの実装は、コストと信号整合性の確保（基板レイヤー数の増加など）の観点から、2026年以降、より成熟した段階で進むと予測されます。

Q3: FLITモードとは何ですか？なぜ重要なのですか？

A3: FLIT（Flow Control Unit）は、データを固定サイズの小さな単位に分割して管理する仕組みです。従来の可変長パケットではエラー訂正の計算が複雑化しますが、FLITによりデータ構造を定型化することで、FECによる高速なエラー修復と、低遅延な通信制御が可能になります。