PCIe 6.0 PAM4 + FEC（ピーシーアイイー6.0パムフォー）

概要

PCIe 6.0の技術革点である「PAM4 + FEC」は、物理層における信号伝送パラダイムの根本的な転換を意味します。従来のNRZ（Non-Return to Zero）方式では、電圧の「High」と「Low」の2状態を用いて1クロックあたり1ビットを伝送していました。これに対し、PAM4（Pulse Amplitude Modulation 4-level）は信号の振幅を4つのレベルに分割することで、同一のクロック周波数において1シンボルあたり2ビットの情報を詰め込むことが可能です。これにより、通信速度を倍増させつつ、動作周波数の極端な上昇による消費電力増大や信号減衰のリスクを抑制しています。

しかし、電圧レベルを細分化するということは、各レベル間の「しきい値」が非常に狭くなることを意味します。わずかな電気的ノイズやジッタ（信号の揺らぎ）によって、ビットの誤認が発生しやすくなるという致命的な弱点が生じます。この課題を解決するのがFEC（Forward Error Correction：前方誤り訂正）です。PCIe 6.0では、データを256Bの固定長パケットである「FLIT（Flow Control Unit）」に分割して管理します。このFLIT構造内でエラー訂正符号を付与し、受信側で計算によってエラーを自律的に修復する仕組みを導入することで、高密度伝送に伴うビットエラー率（BER）の上昇を許容可能な範囲に抑え込んでいます。

スペック表

比較表: NRZ vs PAM4

関連用語との違い

NRZ と PAM4

NRZは信号の「ON/OFF」のみを判別する単純な方式ですが、PAM4は「0, 1, 2, 3」といった4段階の電圧レベルを識別します。PAM4は効率的ですが、ノイズによる誤判定のリスクが格段に高いという性質があります。

FEC と CRC

CRC（Cyclic Redundancy Check）はデータの破損を「検知」する技術であり、エラーが見つかった場合は再送を要求します。一方、FECは受信側でエラーの場所を特定して「修復」する技術です。PCIe 6.0では、再送による遅延を防ぐため、FECによる自己修復が主役となります。

FLIT と従来のパケット構造

従来のPCIeはデータの大きさに応じてパケット長が変動する可変長方式でしたが、PCIe 6.0のFLITは256バイトの固定長です。この定型化により、FECの計算処理を高速化し、低遅延な通信を実現しています。

FAQ

Q1: PCIe 6.0の普及時期と市場への影響は？

2026年頃から、NVIDIA H200の後継となるような次世代AIアクセラレータや、エンタープライズ向け超高速SSDにおいて実装が始まると予測されています。一方で、デスクトップPCなどのコンシューマ向け市場への浸透は、マザーボードの信号整合性（Signal Integrity）確保のためのコスト増大を伴うため、2028年以降になるとの見方が有力です。

Q2: なぜAI分野でこの技術が重要視されているのですか？

大規模言語モデル（LLM）の学習には、GPU間およびストレージ間での膨大なデータ転送が必要です。PCIe 6.0による帯域幅の倍増は、計算リソースの待ち時間を最小化し、AIクラスター全体の演算効率を劇的に向上させるため、インフラ構築における最重要課題となっています。

Q3: 一般的なユーザーが意識すべき変更点はありますか？

直接的な利用シーンは限定的ですが、将来的にPCIe 6.0対応マザーボードを使用する場合、従来の基板材料（PCB）では信号減衰を抑えきれない可能性があります。そのため、より高価な低損失基板や高度なリタイマー（Retimer）の搭載が前提となり、ハイエンド製品の価格構成に影響を与える可能性があります。