CPU プロセスノード史 (10μm → 3nm GAA・1971-2024)（シーピーユープロセスノードシ）

概要

CPUプロセスノードの進化は、半導体における「スケーリング」の歴史である。これは単に回路の線を細くすることではなく、限られたシリコンダイ面積内にいかに多くのトランジスタを詰め込み、かつ電力効率と動作周波数を両立させるかという技術的挑戦の記録である。1970年代のマイクロメートル（μm）単位から、現代のナノメートル（nm）単位への移行は、物理的な限界（量子トンネル効果など）との戦いでもあった。近年の微細化は、単一のダイを小さくする「フロントエンド」の進化だけでなく、複数のチップを高度に統合するパッケージング技術へとその主戦場を移しつつある。

プロセスノード進化の軌跡

技術構造の比較：Planar vs FinFET vs GAA

微細化を阻む技術的障壁

プロセスノードがナノメートル領域に突入したことで、従来の設計手法では対処できない物理現象が顕在化した。最大の障壁は「量子トンネル効果」である。絶縁膜やゲート層が極限まで薄くなると、電子が本来通り過ぎるべき障壁を突き抜けてしまう現象が発生し、待機電力の増大（リーク電流）を招く。これを克服するために、ゲートがチャネルを立体的に包み込むFinFET構造や、さらに進化したGAA構造への移行が必要となったのである。

関連用語との概念整理

プロセスノード名 vs 実測寸法

現代の「5nm」や「3nm」という名称は、かつての物理的なゲート長を指すものではなく、技術的な「世代」を示す性能指標的な意味合いが強い。実際のトランジスタの物理的寸法（フィーチャサイズ）とは必ずしも一致しない点に注意が必要である。

EUV露光 (Extreme Ultraviolet Lithography)

プロセスノード微細化を実現するための必須技術。従来のDUV（深紫外線）では困難だった極微細なパターン形成を、より波長の短い極端紫外線を用いることで可能にした。ナノメートル世代の製造におけるインフラ的役割を担う。

ムーアの法則の変容

「半導体の集積密度は一定期間で倍増する」という経験則は、物理的な微細化限界により、単なるトランジスタ数の増加から、チップレット技術や3Dパッケージングによる「システム全体の性能向上」へとその定義を拡張させている。

FAQ

Q1: なぜプロセスノードをこれ以上小さくするのは難しいのですか？

A1: 物理的な限界である「量子トンネル効果」が原因です。絶縁膜が極限まで薄くなると、電子が壁を通り抜けてしまう現象が発生し、リーク電流（待機電力の増大）が制御不能になります。これを防ぐためにFinFETやGAAといった構造的変革が必要となりました。

Q2: GAA (Gate-All-Around) とは具体的に何が変わるのですか？

A2: 従来のFinFETでは、ゲート（制御部）がチャネルの側面のみを囲んでいました。GAAでは、チャネル（電流の通り道）をゲートが全方位から包み込みます。これにより、電流の制御力が飛躍的に向上し、より低い電圧での動作と高い電力効率の両立が可能になります。

Q3: 今後のCPU開発における最大の焦点は何ですか？

A3: 「後工程（パッケージング）」へのシフトです。単一ダイの微細化には莫大なコストがかかるため、複数のチップを高度に接続する「チップレット技術」や、電力供給を裏面から行う「背面電源供給（Backside Power Delivery）」といった、構造的なイノベーションが次世代の性能決定要因となります。