用語集

概要

最大14GB/sの読み込み速度を実現する最新SSD規格

PCIe 5.0 Lane共有設計。Ryzen 9950X Gen5 x16 GPU + Gen5 x4 SSD = 20 lanes・GPU Gen5 x8 + SSD Gen5 x8(Bifurcation・性能影響<5%)・Intel Core Ultra 285K Gen5 x16 GPU・Chipset PCIe 4.0 x4 DMI・M.2 slot primary CPU直結 vs Chipset経由・Asus Hyper M.2 Card(GPU slot共有)・ASRock X870E Taichi Gen5 SSD x2 対応・2026年ハイエンド構成で必須配慮。

PCIe フォームファクタは M.2 (22×30/42/60/80/110mm 小型カード型、自作 PC NVMe SSD 標準)・U.2 (2.5 インチ SATA SSD 同サイズ、サーバ用)・EDSFF E1.S (Enterprise & Datacenter SSD Form Factor、Intel Ruler 等の次世代サーバ用)・PCIe Add-in Card (PCIe x4/x8 拡張カード型、ハイエンド SSD) の 4 種類、用途別に選択。

PCI-SIG が 2017 年 10 月策定の PCIe 4.0。最大 16GT/s (PCIe 3.0 の 8GT/s の 2 倍に高速化)・128b/130b エンコーディング継続・x16 で 32GB/s 片方向、AMD Ryzen 3000 シリーズ (2019 年・X570 + B550 マザーボード)・Intel Rocket Lake LGA1200 (2021 年・Z590) で大衆化、NVMe SSD Gen4 (Samsung 980 Pro・WD Black SN850・Crucial T700) の本格普及を加速、現代の主流規格。

縦置きGPU用PCIe延長ケーブル。Lian Li Gen5 PCIe 4.0×16 Riser(Gen5 32GT/s validated)・Corsair iCUE Gen5 Riser・Phanteks Gen5 Vertical・LINKUP PCIe 5.0 x16 Riser・NZXT Gen5 PW-9XBPWRK・ThermalTake PCIe 5.0 x16 Cable・80-250mm対応、Gen5対応でRTX 5090+縦置き可能、2026年SFF+縦置き必須。

GPUが必要な全VRAMにCPUから直接アクセスできる技術

PCIe信号層設計。High-Speed trace routing・Impedance matching(85Ω DIFF)・Length matching(<5mil)・Redriver/Redriver(ASMedia ASM1182e・Diodes PI3EQX series)・PCIe 5.0 x16 signal loss・PCB layer 6→8(PCIe 5.0/DDR5)・2oz Copper plating・Ultra Low Loss laminate・ASUS ROG Maximus Z890 APEX 16-layer・GIGABYTE X870E AORUS Master 8-layer 対応、2026年PCIe 5.0安定化必須。

Platform total PCIe lane配分。AM5 Ryzen 9000(CPU direct 24 lane: 16 GPU + 4 M.2 + 4 chipset link)・X870E(2x Promontory 21 → 20 lane Gen 4)・AM5+X870E total 44 Gen5/Gen4 lane・Intel Arrow Lake LGA1851(CPU 24 lane: 16 GPU + 8 M.2)・Z890(chipset 24 lane・DMI 4.0 x8 CPU接続)・合計48 lane・Bifurcation(x16 → x8/x8/x4/x4)対応 BIOS設定・PCIe Switch(ASMedia ASM2824)経由拡張・2026年 複数M.2+GPU+10GbE NIC同時活用重要。

PCIe レーン構成は x1 (1 レーン)・x2 (2 レーン)・x4 (4 レーン)・x8 (8 レーン)・x16 (16 レーン) の 5 段階、各レーンは独立シリアル通信線で帯域は世代 × レーン数で決定 (例: PCIe 5.0 x16 = 32GT/s × 16 = 512Gbps)。グラフィックスカード = x16、M.2 NVMe SSD = x4、サウンドカード = x1、USB 拡張カード = x1、Wi-Fi カード = x1 等の用途別レーン割当が業界標準、自作 PC マザーボードの拡張性設計の基盤。

PCIe Lane Routing。CPU Direct Lane(GPU 16・M.2 4・Chipset 4 = 24 PCIe 5.0)・Chipset Lane(X870E 24 PCIe 4.0・Z890 24 PCIe 4.0/3.0 mixed)・DMI 4.0 x8(Intel chipset link)・Infinity Fabric chipset link(AMD)・Direct CPU NVMe = lower latency(-50-100us)・Chipset NVMe = higher latency but acceptable・PCIe Switch ASMedia ASM2812(8x downstream)・Lane sharing限定(M.2_2 + SATA・USB Sharing多)・X870E ROG Hero CPU lane 24 + Chipset 24 = 48 PCIe・MSI MEG GODLIKE 5x M.2 fully utilize・2026年 Lane utilization重要。

PCIe 5.0 レーン配分設計。Ryzen 9950X/9800X3D IOD内 Gen5 28 lanes(x16 GPU+4×M.2+Chipset)・Intel Core Ultra 285K: Gen5 20 lanes・GPU x16 Gen5 vs x8 Gen5(分岐時SSD付)・M.2 Gen5 x4 primary・M.2 Gen4 x4(chipset)・PCIe 4.0 chipset link(x4 DMI)・Bifurcation x8/x8(HPC・マザボ依存)・Gen4に自動低下(信号整合性)・2026年Gen5 SSD 4台対応WRX90のみ。

PCIe x16スロット分割技術(Bifurcation)。x16→x8x8/x4x4x4x4/x8x4x4構成・Threadripper TRX50/WRX90 PCIe 5.0 x16×7対応・ASUS Hyper M.2 X16 Gen5 Card・AMD 4x4x4x4分岐・NVMe RAID 0 Gen5・BIOS設定必須、2026年大規模Gen5 NVMe構築で多用。

PCI-SIG が 2022 年 1 月策定の PCIe 6.0。最大 64GT/s (PCIe 5.0 の 32GT/s の 2 倍に高速化)・PAM4 (Pulse Amplitude Modulation 4-level) シグナリング採用 (PCIe 5.0 まで NRZ 2 レベルから 4 レベルへ進化、同周波数でデータ量 2 倍)・FLIT (Flow Control Unit) パケット化・FEC (Forward Error Correction) で、データセンタ・AI ワークロード・ネットワーキング向けの最先端規格、コンシューマ採用は 2026-2027 年予測。

PCIe 6.0 規格を採用した次世代 SSD。PCIe 5.0 の 2 倍、約 30 GB/s の理論帯域幅を提供。2025-2026 年に初期製品が登場、主にデータセンターと HEDT 向け。

Pci Express 5は、最新のCPU/GPU技術における重要な要素です。

既存PCのCPU・GPU・メモリなどを交換して性能を向上させる手順

2024年1月BAAI公開BGE-M3。Pro 業界Pro Mainstream Multi-Functionality Embedding先駆 + Pro Beijing Academy of AI主導 + Pro Multilinguality + Multi-Functionality + Multi-Granularity Pro Famous(M3命名由来) + Pro 100+言語対応 + Pro 568M Parameters + Pro MIT License + 累計2023-2025年2年Heritage。

BGE-M3（BAAI General Embedding M3）とは、北京智源人工智能研究院（BAAI）が開発した多機能・多言語・多粒度（Multi-Functionality, Multi-Linguality, Multi-Granularity）の埋め込みモデルである。Dense・Sparse・ColBERTの3つの検索手法を単一モデルで統合し、100以上の言語に対応する。

BAAI（北京智源人工知能研究院）が開発した多言語・多粒度・多機能の埋め込みモデル。Dense・Sparse・ColBERT の3種類のベクトルを同時生成し、100言語以上に対応する2024年公開のオープンソース Embedding モデル。