メモリ用語集

2024年Corsair公開Dominator Titanium DDR5-8000 Premium Memory。Hand-binned SK Hynix M-die+CL36+1.4V+iCUE Software統合+Premium Aluminum Heatsink+Dominator Brand Heritage搭載。

米国Corsair 2023年発売のDDR5 プレミアムメモリ。CAPELLIX 2.0 RGB LED・SK hynix A-die・DDR5-6000 - 8000・$200-450、Corsair First Edition + iCUE 統合の高級OC メモリ。

Corsair 2024年発売の DDR5 フラッグシップメモリ。最大DDR5-8400・iCUE 連動 + 11 RGB LED・$320-$500/32GB・自作PC ハイエンド主流.

Computational RAM（C-RAM）は、メモリセル内に演算処理を直接実行する次世代メモリ技術であり、従来のフォン・ノイマンアーキテクチャにおけるバッファリングボトルネックを解消する画期的な設計を持っています。この技術は、データの移動量を極限まで削減し、エネルギー効率を従来比で最大1000倍向上させることに成功しています。C-RAMは、主にAI推論やビッグデータ処理、暗号演算などの高度な

DDR5 で導入された32bit幅×2サブチャネル構造 (DDR4の64bit 1チャネルから変更)。並列性向上で実効帯域30-40%増。

CXL 2.0規格に基づき、PCIe 5.0インターフェースを通じてメモリ容量を動的に拡張する次世代モジュール。AIデータセンターにおけるメモリ不足解消とリソース共有を実現する基幹技術。

Samsung 2024年DDR5 高性能Bダイ。OC コミュニティで「最高級ダイ」と評価。DDR5-8000+ 安定動作・1.45V 高電圧耐性、SK hynix A-die 競合の旗艦ダイ。

DDR5 非対称RAM搭載。3 DIMM populate(1 channel x2 + 1 channel x1)Single channel mode移行リスク・容量不一致(8GB+8GB+16GB)・メーカー混合(G.Skill+Corsair)動作不安定・OC難・Single Rank vs Dual Rank混在・XMP/EXPO Profile非対称非対応(BIOS別tuning)・推奨: 同一PartNumber 2 or 4 DIMM対称構成・1 DIMM起動時 A2 slot使用(CPU近接最適)・DDR5標準 2 channel(1 channel/DIMM)・2026年 4 DIMM均等構成 or 2 DIMM最適選択推奨、3 DIMM避ける。

Compute Express Link・PCIe基盤メモリ拡張規格。CXL 3.1(2023・PCIe 6.0 64GT/s・Type1/2/3)・Samsung CMM-D PM9D3E 512GB CXL Memory・Micron CXL Memory Expansion CZ121・Montage M88MX5001が2026年代表製品、Epyc 9005/Xeon 6900対応、Memory Pooling+Disaggregation実現。

PCIe物理層上で動作するキャッシュコヒーレント高速相互接続規格。CPU↔メモリ拡張 / アクセラレータ統合の次世代標準。

CXL Compute Express Link。CXL 3.0 (PCIe Gen6 64GT/s・Fabric+Pool+Coherent Memory)・CXL 2.0 (PCIe Gen5 32GT/s)・CXL 1.1 (Sapphire Rapids初対応)・CXL Type 1 Accelerator・Type 2 Accelerator+Memory・Type 3 Memory Device・Memory Pool/Tier・DDR5/HBM3 拡張Pool・Optane代替候補・Astera Labs/Marvell/Samsung CXL Module・¥¥¥¥¥ Enterprise、2026年CXL 3.0対応Server量産期。

CXL メモリ拡張規格。CXL 1.1/2.0/3.0/3.1(2024年)・CXL.io(PCIe)/CXL.cache/CXL.mem・Memory Pooling(Type 3)・Switch Fabric・Samsung CMM-D(DDR5 + CXL)・SK hynix CMM-B・Micron CZ122(4TB)・Intel Xeon 6 Granite Rapids対応・AMD EPYC Turin対応、2026年AIデータセンター本格採用・CXL 3.2策定中。

CPU、アクセラレータ、メモリ間のキャッシュコヒーレントな接続を実現する次世代インターコネクト規格。PCIe 6.0物理層を採用し、大規模なファブリック構成とホスト間でのメモリ共有を可能にする。

2024年11月CXL Consortium公開のCompute Express Link 3.1。PCIe 6.0物理層上の Cache Coherent高速I/Oで最大1024 GB/s帯域 + Memory Pooling + Multi-Host対応。

CXL Compute Express Link 1.1で定義のキャッシュコヒーレンシプロトコル。CPU-Accelerator間でキャッシュコヒーレンスを実現。

CXL Consortium が 2024 年 12 月に発表した Compute Express Link の最新仕様。CXL 3.1 を基盤に、メモリ拡張・GPU/AI アクセラレータ向けの低遅延・高帯域・キャッシュコヒーレント接続を強化。データセンター・HPC・AI 学習基盤の中核プロトコルとして位置付け。

CXL 3.0 以降の Fabric Manager 機能。複数 CPU / メモリプール / アクセラレータを CXL Switch 経由で動的接続 / 再構成、データセンタのメモリプール化を実現する管理機能で 2024-2025 年実装本格化。

CXL Memory Poolingは、Compute Express Link 3.0規格で実現されるメモリ共有技術です。複数のサーバーやアクセラレータ間でメモリリソースを動的に共有・割り当てることで、データセンターのメモリ利用効率を劇的に向上させます。

DDR5メモリのCASレイテンシ30サイクル規格。G.Skill Trident Z5 Neo・Corsair Dominator Titanium・Kingston Fury Renegade DDR5-6000 CL30が代表で、AMD Ryzen 7000/9000系+EXPO最適値として評価。

DDR5メモリのCASレイテンシ32クロック設定。DDR5-6000 CL32はRyzen 7000/9000系の推奨スイートスポットで、CL30以下はさらに低遅延だがプレミアム価格帯になる。