PCIeエラー訂正の仕組み｜CRC/リトライ/AER完全解説

はじめに：高速化時代のデータ信頼性について

2026 年 4 月現在、PC パーツの市場は極めて高度な技術競争を展開しています。特にマザーボードや拡張カードにおける PCIe バスの速度は、Gen 5 や Gen 6 の規格が普及し始めており、理論上の転送速度が数十 GB/s に達する時代となりました。しかし、速度を上げるほど信号品質は劣化しやすく、データ破損のリスクも同時に高まります。このため、ユーザー側でエラー訂正メカニズムを理解することは、システム全体の安定性を保つ上で極めて重要です。

自作 PC を組み立てる際、ASUS ROG Maximus Z890 Hero のような最新フラッグシップマザーボードを選んでも、PCIe スロットに挿入されたカードやデバイスが正常に動作しないケースが存在します。これは単なる接続不良ではなく、物理層における信号の歪みやプロトコルレベルでのエラー訂正失敗が原因である可能性があります。本記事では、PC 自作初心者から中級者の方を対象に、PCIe エラー訂正の核心となる CRC やリトライプロトコル、AER（Advanced Error Reporting）について体系的かつ詳細に解説します。

また、2025 年以降に登場する次世代規格である PCIe 6.0 の特徴や、NVIDIA GeForce RTX 5080 のような次世代 GPU、Samsung 990 Pro や Crucial T705 などの最新の NVMe ストレージデバイスにおけるエラー挙動についても言及します。信号のジッターやクロストークといった物理的な課題から、ソフトウェアレベルでのログ確認方法までを網羅的に取り上げます。これにより、読者は自身の構築環境において発生する不具合の原因を特定し、最適な解決策を選択できるようになることを目指します。データ伝送の信頼性は、単に速度を出すことだけでなく、正確なエラー検出と回復能力によって支えられています。

PCIe 物理層における信号品質と Gen5/Gen6 の課題

PCIe（Peripheral Component Interconnect Express）バスは、デバイスを直接マザーボード上の CPU やチップセットに接続する高速シリアル通信規格です。しかし、2026 年現在では転送速度の向上に伴い、物理的な信号伝送における課題が顕在化しています。特に Gen 5.0（16 GT/s）や Gen 6.0（32 GT/s）のような高周波数帯域では、ケーブルや基板トレース上の信号劣化が深刻な問題となります。主な要因として、ジッター（Jitter）、クロストーク（Crosstalk）、ISI（Inter-Symbol Interference）の三つが挙げられます。

まずジッターとは、信号のタイミングが基準からずれる現象を指します。PCIe 5.0 のような高速通信では、1 ビットの伝送時間が極端に短いため、わずかな時間揺らぎも誤認を引き起こす原因となります。ASUS ROG Maximus Z890 Hero や MSI MEG X870E Ace のようなハイエンドマザーボードは、高精度な PCB 層構造とインピーダンス制御を採用していますが、それでも電源ノイズや温度変化によるクロックジッターの影響を受けます。例えば、システム負荷が高い際に CPU ボルテージが変動すると、PCIe レーンへの供給電圧にも影響を与え、信号の立ち上がり時間に変化が生じます。

次にクロストークは、隣接する配線同士の相互干渉です。高密度に実装された PCIe スロットや M.2 ソケットでは、信号線の間隔が物理的に狭くなるため、隣接するラインからの電磁誘導が発生しやすくなります。Gen 6 規格では PAM4（Pulse Amplitude Modulation）符号化が採用される予定であり、これにより 1 クロックあたりの伝送ビット数が増加します。しかし、この方式は信号レベルの幅が狭くなるため、ノイズに対する耐性が低下します。また ISI は、前のシンボル（記号）の残響が次のシンボルに重なる現象で、長距離伝送や低品質なトレースにおいて顕著になります。

これらの物理層の問題は、データ転送の誤り率（Bit Error Rate: BER）を直接的に悪化させます。Intel の規格書では、PCIe 5.0 以降では BER が $10^{-12}$ を超えることが許容されないとされていますが、実際の製品運用においてはさらに厳しい基準が求められます。Crucial T705 のような Gen 5 NVMe SSD は、内部コントローラーで信号補正を行いますが、マザーボード側のトレース長や接続状態も大きく影響します。マザーボードの CPU ラインからスロットまでの物理的な距離が長いほど、信号減衰は大きくなります。

したがって、エラー訂正メカニズムを論じる前に、まず物理層における信号品質の確保が不可欠です。以下に、主要な PCIe 世代ごとの信号品質に関する課題と対策をまとめます。

• Gen 4 (16 GT/s): 一般的なノイズ耐性を持つ。128b/130b エンコーディングを採用。
• Gen 5 (32 GT/s): 信号減衰が激しく、リピーターやコンパクターの使用が必要になる場合がある。
• Gen 6 (64 GT/s): PAM4 符号化によりノイズ耐性が低下するため、FEC（順方向誤り訂正）の導入が必須となる。

LCRC と ECRC による CRC エラー検出の仕組み

PCIe プロトコルにおいて、データ転送中のエラーを検出する最も基本的かつ重要なメカニズムは CRC（Cyclic Redundancy Check）、すなわち巡回冗長検査です。CRC は、送信元がデータブロックに付加するチェックサムであり、受信側で同じ計算を行い結果を照合することで、転送中にデータが破損していないかを確認します。PCIe では、この CRC が二つの異なるレイヤーで適用されます。それが Link Layer の LCRC（Link CRC）と End-to-End の ECRC（End-to-End CRC）です。

LCRC は、各 PCIe トランザクションレベルのリンク間で計算されるチェックサムです。具体的には、TLB（Transaction Layer Packet）に付加されたデータフレーム全体に対して、32 ビットの多項式演算が行われます。この 32 ビットは CRC-32 と呼ばれ、CRC パリティと呼ばれます。LCRC の役割は、物理層の接続において発生したビット誤りを検出することです。例えば、ASUS ROG Maximus Z890 Hero の PCIe スロットから挿入された NVIDIA GeForce RTX 5080 へデータを送信する際、信号が劣化して 1 ビットでも反転した場合、LCRC は不一致を検出し、エラーフラグを立てます。

一方、ECRC は、エンドツーエンド（送信元エンドポイントから受信先エンドポイントまで）で計算・検証されるチェックサムです。これはトランザクションの経路全体を監視するものであり、PCIe スイッチやルートポートを経由する場合でもデータ整合性を保証します。ECRC は TLP のヘッダに付加され、32 ビットの CRC-32 が計算されます。この ECRC は、システム全体の信頼性を高めるために重要で、特に PCIe 5.0 以上の高速環境では、中間デバイスの処理ミスやスロットの接触不良によるデータ破損を検出する役割を担います。

CRC の計算プロセスは数学的な多項式除算に基づいています。送信側はデータを生成多項式 $P(x)$ で割った余りを計算し、それをパケット尾部に付加します。受信側でも同様の演算を行い、余りがゼロであれば正常と判断されます。エラー検出能力としては、単一のビット誤りやバースト誤りを高い確率で検出可能です。ただし、CRC は訂正機能を持たないため、「エラーがあること」は分かっても「正しいデータが何か」は特定できません。このため、CRC エラーが発生した場合は必ずリトライプロセスに移行する必要があります。

以下に、LCRC と ECRC の違いを明確にする比較表を示します。

ACK/NAK プロトコルとリプレイバッファによるリトライメカニズム

CRC 検出でエラーが見つかった場合、PCIe バスは自動的にデータを再送します。この際のプロトコルが ACK（Acknowledge）と NAK（Negative Acknowledge）です。これはフロー制御の一部として機能し、受信側が正常にデータを受信したことを示す「ACK」信号を送り返すか、エラーがあった場合に「NAK」信号を送ることで、送信側に再送を指示します。このメカニズムは非常に高速で動作しますが、頻繁なリトライが発生するとシステム全体のレイテンシ（遅延）が増加するリスクがあります。

具体的には、PCIe のトランザクション層ではフロー制御クレジット（Flow Control Credit）という概念が用いられています。受信側はバッファー領域の空き容量に応じたクレジットを送信元に通知し、送信元はその制限内でパケットを送ります。エラーが発生して NAK が返された場合、送信元はリトライバッファに保存していた同じ TLP を再送します。このリトライバッファには数 KB のメモリが割り当てられており、数回のリトライを保持できる容量を持っています。Crucial T705 のような高速 SSD は、読み書きの頻度が高いため、リプレイバッファの効率性がパフォーマンスに直結します。

しかし、過度なリトライはシステムのスループットを低下させます。例えば、マザーボードの PCIe スロットが物理的に曲がっており、接続が不安定な場合、連続して NAK が返されることがあります。これを「リンクダウン」と呼ぶこともありますが、実際にはエラー訂正プロトコルが機能しているため、即座にシステムがクラッシュするわけではありません。OS 側ではリトライ回数が増加することで、I/O スレッドの待機時間が長くなります。

また、PCIe の仕様には「Max Retry Count」や「Retry Timeout」といったパラメータが存在します。設定によっては、一定回数リトライしても成功しない場合にエラーとして扱い、上位層（AER）へ通知するようになっています。MSI MEG X870E Ace などの BIOS では、これらのタイムアウト値を調整できるオプションが用意されている場合があります。ただし、一般的には標準設定が推奨され、ユーザーが誤ってタイムアウトを短くすると、安定した動作でもエラー報告として記録されてしまう可能性があります。

AER（Advanced Error Reporting）のエラー分類と深度解析

AER（Advanced Error Reporting）は、PCIe デバイスからシステムへエラー情報を通知する仕組みです。2026 年現在では、多くのチップセットやマザーボードが AER を標準サポートしており、ハードウェアレベルで発生したエラーの詳細を OS に取得可能にしています。AER の重要な特徴は、エラーの深刻度に基づいて分類されている点です。これにより、システム管理者やユーザーは「このエラーが致命的か」を判断できます。

AER で定義される主なエラーレベルには、「Correctable（訂正可能）」「Non-fatal（非致命的）」「Fatal（致命的）」の三つがあります。

• Correctable: CRC エラーやフロー制御オーバーフローなど、ハードウェア側で自動的に訂正可能なエラーです。システムは通常動作を続け、ログとして記録するのみとなります。Samsung 990 Pro の NVMe コントローラー内部で発生したビット誤りなどがこれに該当します。
• Non-fatal: デバイスの一部機能に影響が出るが、デバイス自体は再起動すれば回復可能なエラーです。PCIe スロットの接触不良や一時的な信号ノイズによるものです。
• Fatal: システム全体の安定性を損ない、リセットやクラッシュを引き起こす可能性のある重大なエラーです。電力供給の異常やコントローラーのハードウェア破損などがこれに該当します。

AER エラーが発生すると、PCIe ルートポートは OS の AER ドライバーへ通知を送ります。Windows ではイベントビューアーとして記録され、Linux では dmesg で確認できます。特に重要なのは、「Uncorrectable Error」が「Fatal」レベルとして扱われる点です。これは、CRC 訂正が失敗し、データ破損が確定した場合を示します。NVIDIA GeForce RTX 5080 のような GPU が AER エラーを報告する場合、ドライバーログに「Xid error」として記録されることもありますが、根本原因は PCIe バス上のエラー報告であることが多いです。

AER の詳細な機能として、「AER Capability」レジスターが存在します。これにはエラーのタイプやステータスがビットマップ形式で格納されます。ユーザーがこれらの情報を解析することで、どのデバイス（PCIe 番号）に問題があるかを特定できます。例えば、01:00.0 に RTX 5080 が割り当てられており、そこからの AER エラーログが出た場合、そのデバイスまたはスロットの物理状態を重点的にチェックする必要があります。

Windows イベントビューアーと Linux ログでのエラー確認方法

実際に PC で PCIe エラーが発生した場合、OS ログを確認して具体的なエラーコードやデバイスを特定する必要があります。ここでは、主要な OS である Windows と Linux における確認方法を具体的に解説します。両方の環境で異なるアプローチが必要となるため、自作 PC ユーザーは状況に応じて使い分ける必要があります。

Windows の場合： Windows エラーログを確認するには、「イベントビューアー」を使用します。以下の手順で PCIe エラーを検索できます。

1. Win + R キーを押して「ファイル名を指定して実行」を開く。
2. eventvwr.msc と入力して「イベントビューアー」を起動する。
3. 「Windows ログ」→「システム」をクリックし、ログリストを表示させる。
4. 右側のフィルターメニューで、「ソース：PCIe」や「Critical/Error」を指定して絞り込む。

Windows では、エラーが発生すると「Kernel-Power (41)」などのイベント ID が表示されることがありますが、より詳細な情報は「System」ログ内に PCI エラーとして記録されます。また、デバイスマネージャーの「ハードウェアのプロパティ」→「詳細」タブで、「PCI Express エラー」を確認することもできます。

Linux の場合： Linux ユーザーはコマンドラインを通じてより詳細な情報を取得可能です。以下のコマンドが有効です。

• dmesg | grep -i pci: PCIe 関連のログをkernelメッセージから抽出します。エラー発生時に「PCIe Bus Error」や「AER」というキーワードが含まれた行が表示されます。
• lspci -vvv: 接続されている PCI デバイスの詳細情報を表示します。ここでは AER のサポート状況や現在のエラー状態が確認できます。
  • 出力例: Capabilities: [90] MSI: Enable+ Count=1/8 や AER: ... というセクションが存在します。
• sudo lspci -vvv -s 01:00.0: 特定のデバイス（例：GPU）の詳細を確認したい場合に使用します。

Linux では、PCIe エラーが深刻な場合、カーネルパニックを引き起こすことがあります。そのため、ログファイル /var/log/kern.log や journalctl を定期的に確認することが推奨されます。特に、2026 年時点の Linux カーネルでは PCIe 5.0/6.0 のサポートが強化されており、エラー報告の精度も向上しています。

BIOS 設定と物理的なトラブルシューティング手法

ソフトウェア的なログ確認に加え、BIOS レベルや物理的なハードウェアの問題を特定することも重要です。マザーボードの BIOS は、PCIe エラー訂正機能の一部を制御する役割を持ちます。ASUS ROG Maximus Z890 Hero や MSI MEG X870E Ace のような製品では、「PCIe Link Speed」設定が自動（Auto）から固定値に変更可能になっています。

例えば、Gen 5 スロットに Gen 4 デバイスを挿入した場合、速度を無理に Gen 5 に設定すると信号品質が劣化しエラー率が跳ね上がります。逆に Gen 4 デバイスで Gen 5 を使用する場合も、安定性が担保されないことがあります。このため、物理的な接続が不安定な場合や高負荷時に CRC エラーが発生する場合は、BIOS で PCIe レンクスピードを Gen 4 に固定（Force Link Speed to Gen 4）することで、エラーを抑制できる場合があります。

また、「Above 4G Decoding」や「Re-Size BAR Support」といった設定も、PCIe デバイスの認識に深く関わっています。これらの機能が有効になっている場合、OS がデバイスを正しく認識しますが、一部の古い BIOS バージョンでは、これらの機能と AER の整合性が取れていない場合があります。最新 BIOS へのアップデートは、エラー訂正ロジックの修正を含むため、頻繁に行うべきメンテナンスです。

物理的なトラブルシューティングとしては、スロットの清掃が有効です。長期間使用すると、PCIe スロット内部に酸化やほこりが蓄積し、接触抵抗が増大します。これにより信号のインピーダンス不整合が生じ、ジッターの原因となります。エアダスターでスロット内を清掃するか、精密クリーナーを使用することが推奨されます。また、GPU の挿入深度も重要です。完全にスロットに差し込まれていないと、PCIe スイッチが正しく認識されず、リトライ回数が極端に増加します。

さらに、電源供給の安定性も無視できません。PCIe 5.0 デバイスは高消費電力となる傾向があり、電源ユニット（PSU）の電圧変動が信号品質に影響を与えます。また、マザーボード上の PCIe スロット間の干渉も問題になります。M.2 ソケットと PCIe x16 スロットが同一バスライン上に共有されている場合、ストレージのアクセス時に GPU の帯域幅が制限されることがあります。MSI MEG X870E Ace などは、この配線構造を最適化していますが、物理的な熱やノイズの影響を受けるため、ケース内のエアフロー管理も重要です。

PCIe 6.0 と PAM4 符号化の未来展望と FEC の役割

2025 年以降、PCIe バス規格は Gen 5 から Gen 6 へと移行期を迎えています。PCIe 6.0 は、32 GT/s から 64 GT/s への転送速度向上を約束していますが、同時に信号品質の維持が極めて困難な環境となります。この課題に対する主要な解決策として、「PAM4（Pulse Amplitude Modulation）」符号化と「FEC（Forward Error Correction）」の導入が規格に組み込まれています。

PAM4 は、従来の NRZ（Non-Return to Zero）方式とは異なり、1 クロックで 2 ビット分の情報を伝送する方式です。これにより同じ帯域幅で倍の速度を実現しますが、信号レベルが多段階になるため、ノイズに対する耐性が著しく低下します。例えば、NRZ では「高電圧」「低電圧」の 2 レベルですが、PAM4 では「L0, L1, L2, L3」の 4 レベルを区別する必要があります。これにより、微小な信号変動も誤認の原因となります。

このため、PCIe 6.0 では FEC（順方向誤り訂正）が必須機能となっています。FEC は、データに冗長ビットを追加することで、受信側でエラーを検出・訂正可能なようにする技術です。これにより、物理層の信号品質を完璧に保つことが難しくても、論理的なデータ転送の信頼性を確保できます。ただし、FEC を使用するとオーバーヘッドが増加し、実効速度が理論値よりも低下する可能性があります。また、FEC の計算には追加の電力消費が必要となるため、発熱管理も重要な課題です。

2026 年時点では、PCIe 6.0 デバイスは一部のハイレベルなワークステーションや AI サーバー向けに導入され始めていますが、一般ユーザー向けのマザーボードでの標準サポートは段階的拡大中です。ASUS や MSI の次世代製品では、Gen 6 スロットの対応が検討されていますが、信号品質問題により、Gen 5 と同等の信頼性を維持するための設計コストが高くなっています。

以下に、PCIe Gen 4/5/6 の比較をまとめます。

よくある質問（FAQ）

PCIe エラー訂正や物理層のトラブルシューティングにおいて、ユーザーからよく寄せられる質問を以下にまとめます。これらは実際の現場で頻出するケースに基づいています。

Q1: PCIe エラーログが出ているが、PC が落ちない場合はどうすればよいか？ A1: 多くの場合、「Correctable」エラーであるため、システムは動作を継続します。これはデータ破損の可能性がありますので、重要なデータのバックアップを確認し、マザーボード BIOS を最新バージョンに更新してください。また、PCIe スロットの物理的な接触不良を疑い、再度抜き差しすることをお勧めします。

Q2: Gen 5 NVMe SSD（Crucial T705）を使用しているが、熱暴走でエラーが発生する。 A2: Gen 5 ストレージは発熱が非常に大きいです。マザーボードの M.2 ヒートシンクを適切に装着し、ケース内のエアフローを改善してください。BIOS で温度制限機能を有効にし、SSD の動作温度が許容範囲内であることを確認してください。

Q3: Windows イベントビューアーで「PCIe Bus Error」と表示されるが、ハードウェアの問題か？ A3: 必ずしもハードウェア故障とは限りません。ドライバーの不具合や BIOS の設定ミスも原因となります。まず、GPU やストレージのドライバーを最新に更新し、BIOS をリセット（デフォルト設定）してから再度試してください。

Q4: AER エラーログを確認する具体的なコマンドは？ A4: Linux では dmesg | grep -i aer または lspci -vvv が有効です。Windows ではイベントビューアーで「システム」→「PCIe」として検索します。特定のデバイス ID を指定して絞り込むことで、問題の箇所を特定できます。

Q5: PCIe スロットが曲がっているとエラーが増えるか？ A5: はい、曲がりはインピーダンスの不整合を引き起こし、信号品質を劣化させます。物理的な損傷がある場合はスロット自体を交換するか、マザーボードの修理・交換を検討してください。

Q6: BIOS で Gen 4 に固定するとエラーは解消されるか？ A6: 多くの場合、Yes です。Gen 5 の設定で信号品質が不安定な環境では、Gen 4 に下げると安定性が向上します。ただし、スループットが低下するトレードオフがあります。

Q7: RTX 5080 を使用している際に PCIe エラーが出る。 A7: これは GPU ドライバーのバグである可能性も高いです。最新ドライバーに更新し、NVIDIA のログツール（dxdiag）での確認も行ってください。また、PCIe スロットへの挿入が完全か物理的に確認してください。

Q8: PCIe 6.0 のマザーボードはすぐに買うべきか？ A8: 2026 年現在ではまだ初期段階です。Gen 5 デバイスが十分な性能を発揮するため、現時点での Gen 6 マザーボードはコストパフォーマンスが低い傾向にあります。まずは Gen 5 対応の安定した環境を構築することをお勧めします。

Q9: CRC エラーが発生する原因として考えられるものは？ A9: 信号ノイズ、接触不良、電圧不安定、またはケーブル/スロットの物理的損傷が主因です。また、過酷なオーバークロックも信号タイミングを狂わせる要因となります。

Q10: リトライバッファの容量はユーザーで変更可能か？ A10: 基本的には BIOS で固定設定されており、変更はできません。ただし、リトライ回数制限やタイムアウト値を調整できるオプションが一部の高機能マザーボードでは存在します。

まとめ

本記事では、PCIe エラー訂正の仕組みについて、物理層からプロトコル層、そして OS 上のログ確認までを詳細に解説しました。2026 年 4 月時点における PC パーツ環境において、高速化された PCIe バス（Gen 5/6）はデータ信頼性を維持するための高度なメカニズムを必要としています。

記事全体の要点を以下に箇条書きでまとめます。

• 物理層の課題: ジッターやクロストーク、ISI が信号品質を劣化させ、エラーの原因となるため、マザーボード設計が重要である。
• CRC の役割: LCRC（リンク層）と ECRC（エンドツーエンド）による 32 ビット CRC 計算で、データ破損を検出する基礎的な手段である。
• リトライプロトコル: ACK/NAK とリプレイバッファを用いて自動再送を行い、エラーを自動的に回復させる仕組みが標準装備されている。
• AER の重要性: エラーの深刻度（Correctable, Non-fatal, Fatal）を分類し、OS に報告することで、システムの安定性とトラブルシューティングの精度を高める。
• ログ確認方法: Windows イベントビューアーや Linux の dmesg/lspci コマンドを活用して、具体的なエラー情報を取得・解析する必要がある。
• 物理的対策: BIOS 設定（スロット速度固定）、スロット清掃、電源安定化がエラー抑制に直結するため、ハードウェアメンテナンスも重要である。
• 次世代規格: PCIe 6.0 では PAM4 符号化と FEC が標準となり、信号品質の維持と訂正能力の強化が進む見込みである。

これらの知識を駆使することで、自作 PC の構築時に発生する不具合の原因特定が容易になります。特に、ASUS ROG Maximus Z890 Hero や MSI MEG X870E Ace などの最新マザーボードを使用している場合でも、PCIe エラー訂正の仕組みを理解しておくことで、システム全体の安定性を最大化できます。未来の規格である Gen 6 の到来に備え、現在の技術的基盤を固めておくことが、長く快適な PC ライフを送るための鍵となります。