CPU用語集

AMD Zen c-series(Density-optimized・2023年-)。Zen 4c(Bergamo・EPYC 9004・128C/256T・$10000)・Zen 5c(Turin Dense・EPYC 9005・192C/384T)・Zen 5c Mobile(Strix Halo Compact)・Phoenix2(Ryzen Z1+5 7545U Hybrid Zen 4 + Zen 4c)・同ISA・smaller cache(L3 1/2)・Process density 2x・Cloud Hyperscaler向け・Per-core性能 -10-15%(Zen 5比)・Total throughput最大化・vs Intel Sierra Forest 288C E-core only・2026年 cloud DC AMD vs Intel競合継続。

AMDの最新HEDT/ワークステーション向けCPU。2025年第1四半期末～第2四半期に展開予定。

AMD Zen 5 AVX-512フルネイティブ。Zen 4 Double-pumped 256-bit(2-cycle)・Zen 5 True 512-bit FMA/Vector unit(1-cycle)・AVX-512 VNNI(INT8/BF16 AI)・AVX-512 VPCLMULQDQ(暗号化)・y-cruncher 2x速度・Prime95 512K FFT 4x・Video encode x264/x265 AVX-512 optimize・llama.cpp AVX-512 inference・Intel Core Ultra 200 AVX-512無効化とは逆方向、2026年Zen 5 HPC優位継続。

Zen 5 vs Zen 4比較(2024年8月Zen 5)。IPC +16% claim/+5-15% real(application依存)・FPU幅 256-bit→512-bit native(Zen 4 double-pumped 256)・AVX-512 native対応・8-wide decoder(Zen 4 4-wide)・AI VNNI・Branch Prediction改良・L1 Cache 80KB(Zen 4 64KB)・L2 1MB変わらず・TSMC N4P(Zen 4 N5)・Mobile Strix Halo新規・Desktop AM5継続・9700X 65W TDP(7700X 105W)で同性能・9950X3D Asymmetric改善・Cinebench R24 SC: 9950X 137 vs 7950X 124 (+10%)・MT 2280 vs 1860(+22%)・Gaming +5-10%・2026年 Zen 5主流化進行。

AMDが開発した第4世代Zenマイクロアーキテクチャで、5nmプロセスノードを採用し、IPCとクロック周波数の大幅な向上を実現

概要

概要

AMD次世代Zen 6(2026年Q3-Q4予定)。Ryzen 11000 Medusa Ridge・TSMC N2 (2nm GAA) + N3P IOD・12-24 Core CCD化・Unified L3 Cache 128-256MB・RDNA 4 iGPU・AVX-512 full 512-bit・SMT4(4-way)噂・AM5継続・DDR5-8000標準・PCIe 6.0・Core Ultra 400(Nova Lake)競合・2026年Q4消費者向け、9950X3D後継で2027年中盤主力。

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概要

IntelのArrow Lakeで採用されたチップレット設計。複数の小さなダイを組み合わせて1つのCPUを構成する技術。

Chiplet Architecture。AMD Infinity Fabric (Zen 1+ Chiplet元祖・CCD+IOD)・Zen 5 Strix Halo (Halo XDNA 2 NPU+RDNA 3.5+Zen 5)・Intel UCIe Universal Chiplet Interconnect Express 2.0・Intel Foveros (Meteor Lake/Lunar Lake/Arrow Lake)・Apple M3 Ultra UltraFusion・GUC Graphics Chiplet・Marvell Custom Cloud AI ASIC・¥0 規格・40% Cost Reduction・¥¥¥¥¥、2026年UCIe Multi-Vendor普及。

複数の小さなチップ（チップレット）を組み合わせて、一つの大きなCPUやGPUとして機能させる技術。

Chiplet Interconnect 3.0は、複数の小型チップ（チップレット）を高速で接続する最新の相互接続技術です。2025年に標準化された第3世代規格では、データ転送速度が大幅に向上し、レイテンシの削減と電力効率の改善を実現しています。

チップレット3Dパッケージング（Chiplet 3D Packaging）は、複数の小さなチップ（チップレット）を垂直方向に積層し、高密度に統合する最先端の半導体実装技術です。ムーアの法則の限界を克服し、性能向上とコスト削減を両立させます。

Multi-Die CPU/GPU設計手法。AMD Infinity Fabric(CCD+IOD)・Intel Foveros 3D Stacking(Meteor Lake/Arrow Lake/Lunar Lake)・EMIB(Embedded Multi-die Interconnect Bridge)・TSMC CoWoS(Blackwell/H200)・UCIe 2.0 open standard、Ryzen 9 9950X(2 CCD+1 IOD)・EPYC 9004(12 CCD)が2026年代表実装。

Chiplet Designは、最新のCPU/GPU技術における重要な要素です。

概要

第2世代チップレット技術。異種チップの効率的な統合

複数小型ダイ統合の半導体実装。AMD 2017年Zen 1/Intel Foveros 2018/2D/2.5D/3D実装でモノリシック大型ダイ代替。